CN0290 擴(kuò)展高性能鎖相環(huán)的低頻范圍

CN0290 本電路使用 EVAL-CN0290-SDPZ 電路板和 EVAL-SDP-CS1Z 系統(tǒng)演示平臺(tái)(SDP-S)評(píng)估板。這兩片板具有120引腳的對(duì)接連接器，可以快速完成設(shè)置并評(píng)估電路性能。EVALCN0290-SDPZ板含有本筆記中描述的電路。SDP-S評(píng)估板與整數(shù)N評(píng)估軟件配合使用，用于對(duì)芯片寄存器上的ADF4106編程。 設(shè)備要求 帶USB端口和Windows? XP、Windows Vista?(32位)或Windows? 7(32位)PC EVAL-CN0290-SDPZ電路評(píng)估板 EVAL-SDP-CS1Z SDP評(píng)估板 整數(shù)N v7或以上評(píng)估軟件 電源：+5.5 V RF信號(hào)源(R&S SMA100或同等元件) 頻譜分析儀(Agilent FSUP或同等設(shè)備) 帶SMA連接器的同軸RF電纜 開(kāi)始使用 有關(guān)軟件安裝和測(cè)試設(shè)置，請(qǐng)參考UG-582用戶(hù)指南。設(shè)計(jì)支持包含有原理圖、布局文件和物料清單(www.analog.com/CN0290-DesignSupport)。有關(guān)更多詳 情，請(qǐng)參閱ADF4106、ADCLK905和ADCLK925數(shù)據(jù)手冊(cè)。 功能框圖 功能框圖和簡(jiǎn)化原理圖，請(qǐng)分別參閱本電路筆記的圖1和圖2。測(cè)試設(shè)置的框圖如圖6所示。 設(shè)置與測(cè)試 設(shè)置設(shè)備后，使用標(biāo)準(zhǔn)RF測(cè)試方法測(cè)量電路的相位噪聲和相位抖動(dòng)。 單電源PECL/LVPECL比較器(如 ADCMP553)可以用于要求REFIN工作于壓擺率低于10 V/μsec的信號(hào)下的應(yīng)用。ADCMP553采用一個(gè)類(lèi)似于A(yíng)DCLK905/ADCLK925的輸出級(jí)來(lái)驅(qū)動(dòng)REFIN/RFIN輸入，但比較器的輸入必須以一個(gè)50 Ω源阻抗驅(qū)動(dòng)，其共模電壓應(yīng)支持所要求的信號(hào)擺幅。 諸如ADCMP600高速CMOS比較器一類(lèi)的其他緩沖器可以用來(lái)提高REFIN電路的壓擺率，但必須評(píng)估其在目標(biāo)應(yīng)用中的附加的抖動(dòng)。 增加的所有元件都會(huì)帶來(lái)一定量的附加的噪聲，結(jié)果可能導(dǎo)致帶內(nèi)相位噪聲和相位噪聲抖動(dòng)性能下降。對(duì)于某些應(yīng)用來(lái)說(shuō)，這可能是可以接受的，在這些應(yīng)用中，相位噪聲性能的下降仍然處于可接受范圍之內(nèi)。 ADCLK9xx系列時(shí)鐘緩沖器擁有超低的附加的抖動(dòng)性能，但低壓擺率信號(hào)輸入會(huì)使該額定性能下降。須查閱ADCLK9xx數(shù)據(jù)手冊(cè)，以評(píng)估性能下降幅度。 EVAL-CN0290-SDPZ電路板的照片如圖5所示。 ? 圖5. EVAL-CN0290-SDPZ板的照片(連接至EVAL-SDP-CS1Z板) ? 圖6. 相位噪聲和相位抖動(dòng)測(cè)試測(cè)量設(shè)置 ? ADF4106頻率合成器可以用來(lái)在RF接收器、發(fā)射器、信號(hào)分析儀、數(shù)據(jù)生成器或者任何要求本振功能的RF應(yīng)用的上變頻和下變頻部分實(shí)現(xiàn)本振功能。當(dāng)頻率合成器與一個(gè)外部環(huán)路濾波器和電壓控制振蕩器(VCO)一起使用時(shí)，則可以實(shí)現(xiàn)完整的鎖相環(huán)(PLL)。 ADF4106是一款整數(shù)-N PLL，其中，通道步長(zhǎng)為整數(shù)N。該器件的RF頻率輸出范圍最高為6 GHz，簡(jiǎn)單易用，額定相位噪聲低，一般為?223 dBc/Hz(歸一化相位噪底)。圖1所示為低噪聲單頻時(shí)鐘應(yīng)用中采用ADF4106的完整鎖相環(huán)的功能框圖，圖2為其簡(jiǎn)化原理圖。 圖2. 針對(duì)ADF4106的參考頻率和RF頻率輸入提供時(shí)鐘緩沖的低相位噪聲鎖相環(huán)簡(jiǎn)化原理圖 ? 低噪聲10 MHz參考源由 ADCLK905 緩沖，并交流耦合至ADF4106 PLL的 REFIN。VCO是一款低噪聲、100 MHz正弦波 VCXO，其輸出交流耦合至 ADCLK925的50 Ω輸入負(fù)載。該VCXO與ADCLK925之間的接口非常簡(jiǎn)單，因?yàn)閮蓚€(gè)器件在負(fù)載和信號(hào)電平要求方面都是匹配的。ADCLK925 1:2緩沖器輸出級(jí)同時(shí)向PLL提供RFOUT信號(hào)和所需RF反饋信號(hào)。 ADF4106 PLL以專(zhuān)用的3.3 V ADP150 低噪聲LDO供電，兩個(gè)時(shí)鐘緩沖器(ADCLK905、ADCLK925)則由第二ADP150供電。ADP150的輸出電壓噪聲僅為9 μV rms，可同時(shí)為PLL和時(shí)鐘緩沖器提供低相位噪聲保障。 低噪聲VCXO由 ADP7102 低噪聲5 V線(xiàn)性穩(wěn)壓器供電，以減少VCO推壓的影響(等效于電源抑制)。 參考輸入時(shí)鐘緩沖器 PLL的 REFIN 和 RFIN 輸入級(jí)的時(shí)鐘緩沖器需要具備低附加的抖動(dòng)，在工作頻率下需要具有充足的壓擺率，還需要有足夠的信號(hào)擺幅以達(dá)到ADF4106的要求。 ADCLK905/ADCLK925是超快ECL時(shí)鐘/數(shù)據(jù)緩沖器，專(zhuān)為盡可能降低寬輸入壓擺率范圍下的附加隨機(jī)抖動(dòng)而設(shè)計(jì)。它們采用全擺幅ECL發(fā)射極耦合邏輯輸出驅(qū)動(dòng)器，傳播延遲為95 ps，隨機(jī)抖動(dòng)為60 fs。這些器件的上升/下降時(shí)間(20%至80%)為60 ps(典型值)，相當(dāng)于約8000 V/μs的壓擺率。 ADCLK905用于緩沖10 MHz REFIN頻率源。許多應(yīng)用通常采用10 MHz的參考頻率。根據(jù)可用的信號(hào)擺幅，壓擺率可能達(dá)不到ADF4106的50 V/μsec(最小值)壓擺率要求。例如，10 MHz 0 dBm正弦波的壓擺率只有20 V/μs。 選擇ADCLK905作為 REFIN 時(shí)鐘緩沖器，以提高10 MHz頻率源的壓擺率。ADCLK905的低附加的抖動(dòng)確保REFIN時(shí)鐘緩沖器帶來(lái)的任何附加的抖動(dòng)都是最小的。PLL帶寬范圍內(nèi)的參考噪聲不衰減，從而使參考噪聲保持于低位，這是選擇組件時(shí)的一個(gè)主要因素。ADCLK905的附加的抖動(dòng)較低，為60 fs，這使其成為必然選擇。在50 Ω環(huán)境中，輸入和輸出的匹配對(duì)性能有著重要的影響。ADCLK905的輸入緩沖器同時(shí)為兩個(gè)D輸入提供內(nèi)部50 Ω端接電阻。這兩個(gè)50 Ω電阻之間的中心抽頭 VT從外部連接至互補(bǔ)D輸入和 VREF引腳。 這些引腳通過(guò)一個(gè)陶瓷電容去耦。 ADCLK905的PECL輸出級(jí)從各端將800 mV直接驅(qū)動(dòng)至端接于 VCC ? 2 V的50 Ω負(fù)載。端接通過(guò)每個(gè)ADCLK905輸出端的一個(gè)電阻端接實(shí)現(xiàn)。對(duì)于VCC=3.3 V，建議使用150 Ω的接地電阻。 輸出設(shè)計(jì)用于驅(qū)動(dòng)傳輸線(xiàn)路，每個(gè)輸出引腳的負(fù)載阻抗應(yīng)相匹配。ADCLK905 Q輸出在交流耦合至ADF4106 REFIN的高阻抗輸入之前，交流耦合至50 Ω負(fù)載。未使用的互補(bǔ)性Q輸出應(yīng)通過(guò)類(lèi)似負(fù)載端接。 R輸入時(shí)鐘緩沖器 ADCLK925用于緩沖來(lái)自低噪聲VCXO的100 MHz RFIN。RFIN要求的最小壓擺率為320 V/μsec。ADCLK925提供 RFIN 輸入端所需壓擺率。ADCLK925的低附加的抖動(dòng)對(duì)PLL相位噪聲性能的影響很小。ADCLK925的1:2輸出級(jí)簡(jiǎn)化了PLL的反饋，無(wú)需使用分頻器和匹配元件。 PECL輸出級(jí)從各端將800 mV直接驅(qū)動(dòng)至端接于 VCC ? 2V的50 Ω負(fù)載。通過(guò)一個(gè)150 Ω接地電阻，無(wú)需使用額外的電源，即可實(shí)現(xiàn)這一目標(biāo)，如圖2所示。ADF4106的 RFIN 輸入級(jí)的額定最大信號(hào)電平為±600 mV。30 Ω的串聯(lián)電阻將ADCLK925的輸出擺幅降至該值以下。ADCLK925輸出端交流耦合至ADF4106的50 Ω差分輸入端。ADCLK925的第二輸出端以類(lèi)似方式端接，提供RFOUT信號(hào)。 PLL設(shè)計(jì)與性能 ADIsimPLL?軟件用于設(shè)計(jì)PLL的環(huán)路濾波器，使用的是要求的低頻率值，即10 MHz REFIN和100 MHz RFIN。該環(huán)路濾波器的帶寬為818 Hz，相位裕量為45°。 圖3所示為ADIsimPLL仿真相位噪聲，表明ADF4106 PLL環(huán)路在低頻下鎖定，增量相位噪聲很小。 PLL系統(tǒng)的實(shí)際測(cè)得相位噪聲如圖4所示。 圖3. 來(lái)自ADIsimPLL的仿真相位噪聲圖 ? 圖4. 采用Agilent FSSUP頻譜分析儀測(cè)得的相位噪聲圖 ? 用于生成環(huán)路濾波器元件的ADIsimPLL軟件也可用來(lái)模擬電路性能。ADIsimPLL假定，REFIN 和 RFIN輸入提供充足的信號(hào)壓擺率和信號(hào)擺幅。ADIsimPLL允許模擬ADF4106PLL所使用的參考源，對(duì)于本設(shè)置來(lái)說(shuō)，即是R&S SMA100信號(hào)發(fā)生器。 模擬單端10 MHz、0 dBm參考輸入信號(hào)的相位噪聲時(shí)，使用的是10 Hz和1 MHz的失調(diào)值下的測(cè)得值。利用Agilent FSUP頻譜分析儀來(lái)測(cè)量這些失調(diào)值下的參考相位噪聲。 為了在A(yíng)DIsimPLL中模擬VCO性能，需要將ADCLK925數(shù)據(jù)手冊(cè)和CVSS-945 VCXO (Crystek Crystals, 12730 Commonwealth Drive, Fort Myers, Florida 33913)的相位噪聲數(shù)據(jù)結(jié)合起來(lái)，如表1所示。 表 1. 合并相位噪聲 相位噪聲失調(diào) ADCLK925 (dBc/Hz) VCXO(dBc/Hz) 合計(jì)(dBc/Hz) 10HZ -140 -86 -86 1MHZ -158 -172 -157 ADCLK925數(shù)據(jù)手冊(cè)中10 Hz失調(diào)下的相位噪聲值為?140 dBc，其對(duì)合并1/f相位噪聲的影響可以忽略不計(jì)。10 Hz失調(diào)下的合并1/f相位噪聲為?86dBc/Hz。 1 MHz失調(diào)下的合并相位噪聲為?157 dBc/Hz。 在數(shù)據(jù)手冊(cè)中，ADCLK925在1 MHz失調(diào)下的相位噪聲為–161 dBc/Hz。這是以差分方式測(cè)量所得結(jié)果，因此，在使用單端輸出時(shí)，需要對(duì)數(shù)據(jù)手冊(cè)中的測(cè)得噪底調(diào)整3 dB。VCXO的相位噪聲為?172 dBc/Hz，其對(duì)合并相位噪聲的貢獻(xiàn)幾乎可以忽略不計(jì)。 測(cè)得結(jié)果與仿真結(jié)果比較 表2所示為相位噪聲和相位抖動(dòng)的仿真結(jié)果和測(cè)得結(jié)果。相位噪聲在失調(diào)值100 Hz、2 kHz和100 kHz測(cè)得。相位抖動(dòng)為100 Hz至30 MHz的積分結(jié)果。在本次仿真中，ADIsimPLL程序使用的是面向參考源和VCO的點(diǎn)噪底模型。結(jié)果，ADIsimPLL中的模型非常接近1/f噪聲和噪底，但在中間失調(diào)值下，它們可能與載波相差幾dB。 表2. ADF4106 PLL系統(tǒng)的仿真和測(cè)得相位噪聲及相位抖動(dòng) 參數(shù) 仿真 測(cè)得 PN Offset of 100Hz dBc/Hz -113 dBc/Hz -114 dBc/Hz PN Offset of 2 kHz dBc/Hz -126 dBc/Hz -122 dBc/Hz PN Offset of 100 kHz dBc/Hz -156 dBc/Hz -156 dBc/Hz Phase Jitter(100Hz to 30MHz) 208fs 276fs CN0290 擴(kuò)展高性能鎖相環(huán)的低頻范圍 CN0290 | circuit note and reference circuit info 擴(kuò)展高性能鎖相環(huán)的低頻范圍 | Analog Devices 圖1所示電路是一種高性能鎖相環(huán)(PLL)，它利用高速時(shí)鐘緩沖器和低噪聲LDO來(lái)維持低相位噪聲，即使在低參考頻率和RF頻率下也可如此。 圖1. EVAL-CN0290-SDPZ的功能框圖(簡(jiǎn)化原理圖：未顯示所有連接和去耦) ? 例如，多種ADI PLL(如ADF4106) 的最小參考頻率和RF輸入頻率的額定值都分別為20 MHz和500 MHz。使用圖1所示額外時(shí)鐘緩沖器，可以將頻率范圍降至10 MHz的參考頻率和100 MHz的RF輸入頻率。 CN0290 The circuit shown in Figure 1 is a high performance phase locked loop (PLL) that uses high speed clock buffers and low noise LDOs to maintain low

• 帶擴(kuò)展低頻范圍的鎖相環(huán)
• LO低至10MHz,RF低至100MHz
• 低失真、低相位噪聲

(analog)