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如何使用FPGA實現(xiàn)高性能全數(shù)字鎖相環(huán)的設計

2021-01-26 | rar | 0.34 MB | 次下載 | 免費

資料介紹

  本文提出了一種適用范圍廣泛的全數(shù)字鎖相環(huán)(ADPLL)實現(xiàn)方法.在鎖相環(huán)輸入頻率未知的情況下,實現(xiàn)鎖相鎖頻功能。本文從全數(shù)字鎖相環(huán)的基本實現(xiàn)方式入手.進行改進,并使用VH DL語言建模,使用FPGA進行驗證。

  1、引言

  鎖相環(huán)是一個能自動跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng),其基本組成包括:鑒頻,鑒相器,環(huán)路濾波器。壓控振蕩器以及分頻器,這幾個部分一起構(gòu)成一個負反饋環(huán)路。實現(xiàn)被鎖信號和參考信號的相位同步。

  鎖相環(huán)應用領域十分廣泛。而隨著集成電路發(fā)展。全數(shù)字的鎖相環(huán)在通信系統(tǒng)中也被廣泛應用。隨著集成電路的發(fā)展,鎖相環(huán)功能被集成在電路芯片內(nèi),可以直接配置調(diào)用。許多FPGA可以直接調(diào)用IP。生成非常合適芯片構(gòu)造的鎖相環(huán),但是對于輸入(被鎖)頻率未知的情況并不適用?;诖?,本文設計了一種適合于鎖定未知頻率的鎖相環(huán)。重點分析并實現(xiàn)鑒頻模塊電路,并且分析了ADPLL中LFSR計數(shù)器的使用和鑒相器的改進。由于設計的合理性。降低了FPGA上關(guān)鍵路徑的組合邏輯規(guī)模,改善了鎖相環(huán)中的時鐘偏移,提高了系統(tǒng)在FPGA上實現(xiàn)的速度,很大程度上滿足了ADPLL的高性能要求,非常適合于高速情況下的應用。

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