DDR和DDR2與DDR3的設(shè)計(jì)資料總結(jié)

本文檔的主要內(nèi)容詳細(xì)介紹的是DDR和DDR2與DDR3的設(shè)計(jì)資料總結(jié)包括了：一、DDR的布線分析與設(shè)計(jì)，二、DDR電路的信號完整性，三、DDR Layout Guide，四、DDR設(shè)計(jì)建議，六、DDR design checklist，七、DDR信號完整性

　　原理上

　　1，給足DDR2.5V電源足夠的濾波10UF大電容每顆RAM需要一個(gè)。

　　2，0.1UF與1nF電容半對半數(shù)放置。

　　3，REF上拉電源保證足夠的濾波，容值的選擇同上。并在源端串磁珠。

　　4，CLK在源端串電阻，并接電容到地。若是兩顆ram，CLK之間需在IC接收端并電阻（100-200），也可在此處上下拉。

　　5，DDR的所有的線在源端匹配（串電阻），DATA，ADDRESS，CLK，DQS，DM，CLKE，WE，CS，RAS，CAS.

　　6，DQSDMCLK源端電阻必須是單顆的，不得用排阻。

　　7，DDR附近的走線，為了避免被串?dāng)_，中速線串電阻，低速線串磁珠濾波處理！PCB layout上

　　1，首先看CPU他的DDR pin是否良好，大公司或者成熟的產(chǎn)品他的pin定義是非常合理的。我們需要他的線都能完整扇出，以保證我們的layout。

　　2，所有的DDR線如果能走到全部走到內(nèi)層，只留器件在表層，最好，這種情況下需要考慮打孔個(gè)數(shù)，換層不要太多。這里強(qiáng)調(diào)data線，CLK線，DQSDM線。

　　3，每一組data線，DQS，DM線都必須走在一個(gè)區(qū)域，且參考相同的GND層，這些線最大可能走同一層，第三層建議走。出于空間或打孔過多的原因，可以適當(dāng)放置表層。每顆RAM有兩組這樣的線。

　　4，DDR的區(qū)域必須是完整的GND平面來參考，cost down壓力下，可適當(dāng)考慮power，不建議這么做。

　　5，DQS DMCLK走線時(shí)控制4W原則。

　　6，DDR高速線跨層時(shí)，在附近留GND貫穿孔。保證信號足夠完好的回流。