Xilinx FPGA內(nèi)部體系結(jié)構(gòu)

Xilinx的FPGA的基本結(jié)構(gòu)是一樣的，主要由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。

但隨著半導體工藝的發(fā)展，F(xiàn)PGA的邏輯容量越來越豐富，速度更快，嵌入越來越多的硬核了，比如：ARM處理器，PCIe, ETHERNET等。在制程工藝上，Xilinx的7系列FPGA采用28 nm工藝，UltraScale采用20nm, UltraScale+ 采用16nm，每一代工藝的可用資源，比上一代就翻了一倍。

Xilinx的FPGA是基于SRAM的查找表（LUT look up table）技術(shù)，所以需要上電后重新配置。從外部非易失性存儲器中讀數(shù)，通過配置控制器加載到內(nèi)部配置SRAM 中。

FPGA結(jié)構(gòu)：

可編程I/O（輸入/輸出單元）

可編程I/O支持不同的IO引腳配置：IO標準、單端或差分、電壓轉(zhuǎn)換速率和輸出強度、上拉或者下拉電阻、數(shù)控阻抗（DCI），可以使用IODELAY元件做輸出延遲。

可配置邏輯塊CLB（configure logic block）

可配置邏輯塊是指實現(xiàn)各種邏輯功能的電路，是xilinx基本邏輯單元。在Xilinx FPGA中，每個可配置邏輯塊包含2個Slice。每個Slice 包含查找表、寄存器、進位鏈和多個多數(shù)選擇器構(gòu)成。而Slice又有兩種不同的邏輯片：SLICEM和SLICEL。SLICEM有多功能的LUT，可配置成移位寄存器，或者ROM和RAM。邏輯片中的每個寄存器可以配置為鎖存器使用。

布線資源

布線資源用來連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置不同而劃分為4類不同的類別。

第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和復位/置位的布線；第二類是長線資源，用于完成Bank間的高速信號；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互聯(lián)和布線；第四類是分布式布線資源，用于專有時鐘、復位等控制信號線。

時鐘資源

時鐘資源分為全局時鐘資源、區(qū)域時鐘資源和I/O時鐘資源。

(1)全局時鐘網(wǎng)絡是一種全局布線資源，它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。

(2) 區(qū)域時鐘網(wǎng)絡是一組獨立于全局時鐘網(wǎng)絡的時鐘網(wǎng)絡。

(3) I/O時鐘資源可用于局部I/O串行器/解串器電路設計。對于源同步接口設計尤其有用。

嵌入存儲器

Xilinx FPGA的嵌入式存儲器有兩種類型：專用Block RAM（BRAM）和可配置成為分布式RAM的LUT。BRAM（Block RAM）是雙端口的RAM，數(shù)量因器件而定，每個Virtex-4 BRAM 可存儲18Kbit的數(shù)據(jù)，支持同步讀寫操作，兩個端口對稱且完全獨立，共享數(shù)據(jù)，每個端口可以根據(jù)需要改變其位寬和深度。BRAM可以配置為單端口RAM、雙端口RAM、內(nèi)容可尋址存儲器（CAM）以及FIFO等。BRAM提供專用的控制邏輯實現(xiàn)同步/異步FIFO，其中的控制邏輯如計數(shù)器，比較器和狀態(tài)標記等不會占用額外的CLB資源。

在FIFO模式下，BRAM的端口A是讀端口，端口B是寫端口。對數(shù)據(jù)流操作是自動的，用戶不必關(guān)心BRAM的編址順序，當特殊應用需要時引出WRCOUNT和RDCOUNT。用戶需要檢測FULL和EMPTY標記。可以設置這兩個標記值，將其配置到FIFO地址段內(nèi)的任何位置。

內(nèi)嵌專用硬核

FPGA除以上的資源和功能模塊外，還有時鐘管理（MMCM）：數(shù)字時鐘管理模塊（DCM）與相位匹配時鐘分頻器（PCMD），DSP模塊等。 DSP模塊可提供高性能、低功耗的運算單元。它能夠?qū)崿F(xiàn)乘法-累加單元。還提供了專用的收發(fā)器模塊，實現(xiàn)串行器/解串器（SerDes）功能，比如RocketIO模塊，以太網(wǎng)模塊（Ethernet MAC）模塊，ARM核。

總之，隨著FPGA的內(nèi)部資源會變得越來越豐富，不僅在原來的在網(wǎng)絡、電信、醫(yī)療、工業(yè)等多個領(lǐng)域有廣泛的應用，而且在數(shù)據(jù)中心，云計算等新領(lǐng)域中進一步開疆拓土。