FPGA開發(fā)流程詳細(xì)解析

　　1. FPGA開發(fā)流程：

　　●電路設(shè)計(jì)與設(shè)計(jì)輸入

　　●仿真驗(yàn)證：利用Xilinx集成的仿真工具足矣

　　●邏輯綜合：利用XST（Xilinx Synthesis Tool）工具

　　●布局布線：利用Xilinx的Implementation Tool工具

　　●FPGA配置下載：利用iMPACT工具

　　2. 時(shí)序標(biāo)注文件是指SDF（Standard Delay Format Timing Annotation）文件，在Xilinx公司的FPGA/CPLD設(shè)計(jì)中使用“.sdf”作為時(shí)序標(biāo)注文件的擴(kuò)展名，而在 Altera 公司的FPGA設(shè)計(jì)中使用“.sdo”作為時(shí)序標(biāo)注文件的擴(kuò)展名。它在仿真過(guò)程的主要作用就是在SDF標(biāo)注文件中對(duì)每一個(gè)底層邏輯門提供了 3 種不同的延時(shí)值，分別是典型延時(shí)值、最小延時(shí)值和最大延時(shí)值，用于進(jìn)行靜態(tài)時(shí)序分析（STA）仿真驗(yàn)證。

　　3. 綜合在FPGA/CPLD設(shè)計(jì)中的作用是是將寄存器傳輸層的的結(jié)構(gòu)描述轉(zhuǎn)化為邏輯層的結(jié)構(gòu)描述，以及將邏輯層的結(jié)構(gòu)描述轉(zhuǎn)化為電路的結(jié)構(gòu)描述。綜合步驟的輸入是HDL源代碼，輸出是邏輯網(wǎng)表。

　　4. ModelSim仿真器是基于事件驅(qū)動(dòng)的，它可以用來(lái)仿真Verilog語(yǔ)言，也可以用來(lái)仿真VHDL語(yǔ)言，同時(shí)也支持兩種語(yǔ)言的混合仿真。

　　5. 根據(jù)設(shè)計(jì)階段不同，仿真可以分為RTL行為級(jí)仿真、綜合后門級(jí)功能仿真和時(shí)序仿真等三大類型。

　　6. ModelSim提供的調(diào)試手段與工具有以下幾種：

　　●在源文件窗口中設(shè)置斷點(diǎn)或者單步執(zhí)行。

　　●觀察波形測(cè)量時(shí)間。

　　●在數(shù)據(jù)流窗口中瀏覽設(shè)計(jì)的物理連接。

　　●查看或者初始化存儲(chǔ)器。

　　●分析仿真效率。

　　●測(cè)試代碼覆蓋率。

　　●波形比較。

　　7. HDL Bencher的Xilinx版本可以支持VHDL語(yǔ)言輸入、Verilog HDL語(yǔ)言輸入和Xilinx原理圖輸入等3種輸入方法。

　　8. 實(shí)現(xiàn)（Implement）是將設(shè)計(jì)的邏輯網(wǎng)表信息轉(zhuǎn)換成所選器件的底層模塊與硬件原語(yǔ)，將設(shè)計(jì)映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的。

　　9. 實(shí)現(xiàn)主要分為3個(gè)步驟：

　　●轉(zhuǎn)換邏輯網(wǎng)表（Translate）：將多個(gè)設(shè)計(jì)文件合并為一個(gè)網(wǎng)表

　　●映射到器件單元（Map）：將網(wǎng)表中的邏輯符號(hào)（門）組裝到物理元件（CLB和IOB）中

　　●布局布線（Place&Route）：將元件放置到器件中，并將其連接起來(lái)，同時(shí)提取出時(shí)序數(shù)據(jù)，并生成各種報(bào)告

　　10. 實(shí)現(xiàn)前應(yīng)該設(shè)計(jì)實(shí)現(xiàn)約束條件： 約束條件一般包括管腳鎖定、時(shí)鐘約束、全局時(shí)鐘、第二全局時(shí)鐘、分組約束和物理特性約束等信息。ISE中可以使用約束編輯器（Constraints Editor）生成約束文件（UCF）。

　　11. FPGA的設(shè)計(jì)指導(dǎo)原則：面積和速度的平衡與互換原則、硬件原則、系統(tǒng)原則、同步設(shè)計(jì)原則

　　12. ISE中的HDL Editor工具包括的Verilog和 VHDL 三大語(yǔ)言模板大致可以分為下列 4個(gè)項(xiàng)目：器件實(shí)例化、語(yǔ)法模板、綜合模板、用戶自定模板

　　13. XST（Xilinx Synthesis Technology）是Xilinx ISE內(nèi)嵌的綜合工具。XST的輸入文件一般是HDL源文件，并且XST已經(jīng)支持Verilog和VHDL混合語(yǔ)言源代碼輸入；XST的輸出文件是NGC網(wǎng)表，XST的報(bào)告文件是Log文件。

　　14. XST的綜合約束文件是XCF（XST Constraint File），而布局布線階段最重要約束文件是用戶約束文件UCF（User Constraint File）。

　　15. XST綜合主要分為以下3個(gè)步驟： HDL源代碼分析、HDL代碼綜合、底層優(yōu)化

　　16. Xilinx全局時(shí)鐘資源必須滿足的重要原則是：“使用IBUFG或IBUFGDS的充分必要條件是信號(hào)從專用全局時(shí)鐘管腳輸入”。即，當(dāng)某個(gè)信號(hào)從全局時(shí)鐘管腳輸入，不論它是否為時(shí)鐘信號(hào)，都必須使用IBUFG或IBUFGDS；如果對(duì)某個(gè)信號(hào)使用了IBUFG或IBUFGDS硬件原語(yǔ)，則這個(gè)信號(hào)必定是從全局時(shí)鐘管腳輸入的。

　　17. BUFGP相當(dāng)于IBUFG和BUFG的組合，所以BUFGP的使用也必須遵循上述的原則。

　　18. 全局時(shí)鐘資源的例化方法大概可分為兩種：在程序中直接例化全局時(shí)鐘資源、通過(guò)綜合階段約束或者實(shí)現(xiàn)階段約束完成對(duì)全局時(shí)鐘資源的使用

　　19. 簡(jiǎn)述全局時(shí)鐘資源與第二全局時(shí)鐘資源的概念與基本使用方法。

　　同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)、抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA/CPLD設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。第二全局時(shí)鐘資源，也叫長(zhǎng)線資源。它是分布在芯片的行、列的柵欄（Bank）上，一般采用銅、鋁工藝，其長(zhǎng)度和驅(qū)動(dòng)能力僅次于全局時(shí)鐘資源。與全局時(shí)鐘相似，第二全局時(shí)鐘資源直接同IOB、CLB、Block Select RAM等邏輯單元連接，第二全局時(shí)鐘信號(hào)的驅(qū)動(dòng)能力和時(shí)鐘抖動(dòng)延遲等指標(biāo)僅次于全局時(shí)鐘信號(hào)。

　　Xilinx全局時(shí)鐘資源的使用方法有以下5種：IBUFG + BUFG的使用方法、 IBUFGDS + BUFG的使用方法、.BUFG + DCM+BUFG的使用方法、Logic+BUFG的使用方法、Logic + DCM+BUFG的使用方法

　　第二全局時(shí)鐘資源的使用方法一般是在Xilinx的約束編輯器（Constraints Editor）的專用約束（Misc）選項(xiàng)卡中指定所選信號(hào)使用低抖動(dòng)延遲資源“Low Skew”。也可以直接在指導(dǎo)Xilinx實(shí)現(xiàn)步驟的用戶約束文件（UCF）中添加“USELOWSKEWLINES”約束命令。