FPGA設(shè)計(jì)流程

FPGA的設(shè)計(jì)流程主要包括HDL代碼編寫、RTL綜合、布局布線、靜態(tài)時(shí)序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設(shè)計(jì)的流程圖。

1、HDL代碼編寫

行為語(yǔ)言是目前使用較多的高層硬件描述語(yǔ)言，主要有VHDL和Verilog HDL兩個(gè)IEEE標(biāo)準(zhǔn)。在使用黑金FPGA開(kāi)發(fā)板進(jìn)行學(xué)習(xí)的過(guò)程中使用較多的是HDL。其突出優(yōu)點(diǎn)有：語(yǔ)言與工藝的無(wú)關(guān)性；語(yǔ)言的公開(kāi)可利用性；具有很強(qiáng)的邏輯描述和仿真功能，且輸入效率高；在不同的設(shè)計(jì)輸入庫(kù)之間轉(zhuǎn)換方便。

之后進(jìn)行功能仿真是在編譯之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證，此時(shí)的仿真沒(méi)有延時(shí)信息只對(duì)初步的功能進(jìn)行檢測(cè)。

2、RTL綜合

將模塊化層次化設(shè)計(jì)的多個(gè)文件合并為一個(gè)網(wǎng)表，使設(shè)計(jì)層次平面化。

3、布局布線

將已經(jīng)分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置并利用布線資源完成各個(gè)功能塊之間的連接。

4、靜態(tài)時(shí)序分析

靜態(tài)時(shí)序分析主要進(jìn)行時(shí)序仿真，它又稱為后仿真或者延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也會(huì)影響延時(shí)。因此需要在設(shè)計(jì)過(guò)程中進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等是非常有必要的。

5、生成下載文件

在時(shí)序仿真完成之后產(chǎn)生可供器件編程的位流數(shù)據(jù)文件，然后將編程數(shù)據(jù)寫入到器件中。

審核編輯：湯梓紅