仿真應(yīng)用 - 基于FPGA的超寬帶數(shù)字下變頻設(shè)計

　　由于數(shù)字混頻后I和Q分別含4個支路，為實現(xiàn)濾波算法的并行處理，需要對各自的濾波器系數(shù)進(jìn)一步做四相分解，以得到各支路系數(shù)。這樣實際上對系數(shù)完成了八相分解，因此濾波器系數(shù)的個數(shù)N應(yīng)該為8的倍數(shù)。系數(shù)八相分解后，4個I支路的濾波器系數(shù)分別為2 8m h + 、4 8m h + 、6 8m h + 和8 8m h + ，4個Q支路的濾波器系數(shù)分別為1 8m h + 、3 8m h + 、5 8m h + 和7 8m h + ，其中m = 0，1，…， N / 8 ？1.

　　系數(shù)分解完成后，根據(jù)各支路多相濾波結(jié)構(gòu)，在SysGen中采用FIR Compiler IP核實現(xiàn)算法設(shè)計?？紤]到FPGA中除了實現(xiàn)超寬帶數(shù)字下變頻算法外，還包含接口與通訊、高速數(shù)據(jù)打包傳輸?shù)裙δ?，?jié)省數(shù)字下變頻算法在FPGA中的資源占用，兩種信號帶寬的濾波器采用系數(shù)重加載方式實現(xiàn)，其加載時序如圖4所示。

　　以I路的一個支路為例，SysGen中實現(xiàn)多相濾波的算法結(jié)構(gòu)如圖5所示，4路濾波輸出求和過程同時實現(xiàn)了數(shù)字混頻算法的加減運(yùn)算。其余I支路以及Q路各支路濾波設(shè)計與此類似，僅延時有所不同，此處不再贅述。

　　經(jīng)多相濾波處理后，I/Q分別得到并行4路、速率為200MHz的基帶信號，將各自支路信號按順序組合，即獲得等效速率為800MHz的I/Q數(shù)據(jù)，也就實現(xiàn)了對600MHz帶寬信號的數(shù)字下變頻設(shè)計。

　　3.4 數(shù)據(jù)抽取

　　由于數(shù)字混頻和多相濾波后的信號已完成了2倍抽取，要實現(xiàn)4倍抽取只需在此基礎(chǔ)上再進(jìn)行2倍抽取即可?？紤]到后續(xù)數(shù)據(jù)處理的一致性，4倍抽取后的I/Q信號仍需要包含4個支路，選取各自多相濾波后的第1、3支路分別進(jìn)行2倍抽取，SysGen算法實現(xiàn)如圖6示。抽取后得到并行4路、速率為100MHz的基帶I/Q信號，將各自支路信號按順序組合即實現(xiàn)對350MHz帶寬信號的數(shù)字下變頻。

　　4.仿真應(yīng)用

　　以350MHz帶寬的線性調(diào)頻信號為例，數(shù)字中頻信號和數(shù)字下變頻仿真結(jié)果如圖7示。從圖中看出，以并行多相濾波結(jié)構(gòu)為基礎(chǔ)的算法實現(xiàn)了數(shù)字中頻信號的基帶變換，且數(shù)字下變頻后信號帶內(nèi)平坦度較好，滿足工程應(yīng)用需求。

　　限于本文中的采樣率和并行處理結(jié)構(gòu)，F(xiàn)PGA的運(yùn)行時鐘僅為200MHz，這對高性能的FPGA來說并不算困難。而對于更高速率的中頻采樣系統(tǒng)，只要FPGA的處理速度可以接受，那么仍然可以采用本文的算法結(jié)構(gòu)實現(xiàn)。

　　5.結(jié)論

　　本文基于FPGA、以并行多相濾波結(jié)構(gòu)為基礎(chǔ)、在SysGen開發(fā)環(huán)境實現(xiàn)了超寬帶中頻信號的數(shù)字下變頻算法，并通過仿真實驗驗證了可行性。設(shè)計參數(shù)中信號中頻和采樣率滿足了帶通采樣定理約定的關(guān)系，這在一定程度上簡化了數(shù)字混頻設(shè)計；如果采樣率和信號中頻沒有約定關(guān)系，那么可以在此設(shè)計基礎(chǔ)上繼續(xù)采用二次變頻即可。