基于FPGA的數(shù)字下變頻器的設(shè)計(jì)與實(shí)現(xiàn)

　　設(shè)計(jì)和實(shí)現(xiàn)了基于FPGA的可編程數(shù)字下變頻器（DDC），用于寬帶數(shù)字中頻軟件無(wú)線電接收機(jī)中，主要完成了數(shù)字下變頻、數(shù)據(jù)抽取等功能。采用自頂向下的模塊化設(shè)計(jì)方法，將整個(gè)下變頻器劃分為基本單元，實(shí)現(xiàn)這些功能模塊并組成模塊庫(kù)。在具體應(yīng)用時(shí)，優(yōu)化配置各個(gè)模塊來(lái)滿足具體無(wú)線通信系統(tǒng)性能的要求。

　　數(shù)字下變頻技術(shù)在移動(dòng)通信、數(shù)字廣播、電視等領(lǐng)域具有重要應(yīng)用價(jià)值。在接收機(jī)中，信號(hào)經(jīng)混頻后，輸出到低通濾波器，濾除倍頻分量和帶外信號(hào)。但隨著采樣速率的提高，一個(gè)重要問(wèn)題就是采樣后的數(shù)據(jù)流速率很高，導(dǎo)致后續(xù)的信號(hào)處理速度跟不上，特別是對(duì)有些同步解調(diào)算法，其計(jì)算量巨大［1］。數(shù)據(jù)吞吐率過(guò)高很難滿足實(shí)時(shí)性要求，因此有必要對(duì)A/D轉(zhuǎn)換后的數(shù)據(jù)流進(jìn)行降速處理。

　　數(shù)字下變頻的基本功能是從輸入的寬帶高速數(shù)據(jù)流信號(hào)中提取所需的窄帶信號(hào)，將其下變頻為數(shù)字基帶信號(hào)，并轉(zhuǎn)換成較低的數(shù)據(jù)流［2］。高速ADC的輸出信號(hào)送入至數(shù)字下變頻器內(nèi)，然后與數(shù)字本振正交混頻，再經(jīng)帶通濾波器，濾除其他干擾信號(hào)，然后再進(jìn)行信號(hào)的解調(diào)、解碼處理。如果直接對(duì)混頻后的數(shù)據(jù)進(jìn)行帶通濾波所耗費(fèi)的運(yùn)算量就特別大，例如信號(hào)的數(shù)字化采樣率為30.72 MHz，濾波器為33階FIR濾波器，則濾波操作需要1 013 M次乘法和980 M次加法，常規(guī)DSP難以承受。所以必須對(duì)混頻后的信號(hào)進(jìn)行降速處理，這就是下變頻器主要完成的工作，如圖1所示。

　　1 原理實(shí)現(xiàn)

　　1.1 系統(tǒng)原理實(shí)現(xiàn)

　　數(shù)字下變頻器輸出信號(hào)的后續(xù)處理，主要是完成信號(hào)解調(diào)、解碼、抗干擾、自適應(yīng)均衡以及信號(hào)參數(shù)估計(jì)等工作［3］。由于正交分解后的I/Q兩路基帶信號(hào)對(duì)上述后續(xù)處理通常帶來(lái)很大的方便和良好的性能，因此本設(shè)計(jì)采用了正交兩路處理的典型結(jié)構(gòu)。圖2是本設(shè)計(jì)的結(jié)構(gòu)框圖。主要包括：數(shù)控振蕩器、混頻器、改進(jìn)的級(jí)聯(lián)積分梳狀（MCIC）濾波器、半帶（HB）濾波器、抽取器、可編程FIR濾波器、控制模塊。

　　模擬中頻信號(hào)由前端的模數(shù)轉(zhuǎn)換器采樣而得到數(shù)字中頻信號(hào)，數(shù)字信號(hào)先與數(shù)控本振產(chǎn)生的兩路正交本振信號(hào)進(jìn)行混頻，將數(shù)字中頻搬移到基帶。由于ADC在中頻進(jìn)行采樣，采樣速率有可能很高，而混頻后得到的數(shù)據(jù)率和采樣速率是一致的。如果直接利用FIR濾波器來(lái)實(shí)現(xiàn)的話，根本無(wú)法達(dá)到這個(gè)處理速率。因此混頻后的信號(hào)先通過(guò)CIC濾波器和HB濾波器，然后進(jìn)行抽取，降低數(shù)據(jù)率，再由FIR濾波器進(jìn)行濾波。由于CIC濾波器的系數(shù)都為1，因此實(shí)現(xiàn)非常簡(jiǎn)單，只有加減運(yùn)算，硬件實(shí)現(xiàn)時(shí)可達(dá)到較高的處理速率，適合作抽取系統(tǒng)中的第一級(jí)并進(jìn)行較大倍數(shù)抽取的工作。但CIC濾波器阻帶衰減的特性不是很好，通常需要采用五級(jí)CIC濾波器級(jí)聯(lián)的方式加大阻帶衰減，抽取因子為2～16。由于CIC濾波器的帶內(nèi)平坦度不是很好，因此在其后端加了一個(gè)補(bǔ)償器，把它們合稱為改進(jìn)的CIC（MCIC）濾波器。HB濾波器由于其系數(shù)幾乎一半為零，濾波時(shí)運(yùn)算量減少一半，因此被作為第二級(jí)低通濾波器。HB濾波器處理后的信號(hào)的抽取因子固定為2，特別適合采樣率降低一半的要求。通過(guò)MCIC濾波器和HB濾波器濾波抽取后，基帶信號(hào)由最初的高數(shù)據(jù)率被降到較低的速率，適于后級(jí)FIR濾波器處理。

　　1.2 數(shù)控振蕩器實(shí)現(xiàn)原理

　　數(shù)控振蕩器是本地頻振蕩信號(hào)的發(fā)生機(jī)構(gòu)。其功能主要是產(chǎn)生一個(gè)振蕩頻率為中頻的理想正弦和余弦序列［4］。它是決定系統(tǒng)性能的最主要的因素之一。本文的數(shù)控振蕩器采用直接數(shù)字頻率合成技術(shù)來(lái)實(shí)現(xiàn)。

　　直接數(shù)字頻率合成技術(shù)DDS（Direct Digital Frequency Synthesis）是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。近年來(lái)，技術(shù)和器件水平不斷發(fā)展，這使DDS技術(shù)也得到了飛速的發(fā)展，完成了頻率合成技術(shù)的一次飛躍，是目前運(yùn)用最廣泛的頻率合成技術(shù)。DDS的基本組成結(jié)構(gòu)如圖3所示。

　　1.5 可編程FIR整形濾波器實(shí)現(xiàn)原理

　　在數(shù)字下變頻器的多級(jí)高效數(shù)字濾波器模塊中，最后一級(jí)一般要使用可編程的FIR濾波器對(duì)整個(gè)信道進(jìn)行濾波。信號(hào)經(jīng)過(guò)前級(jí)的MCIC濾波器、半帶濾波器抽取濾波后，輸入到FIR濾波器的采樣速率相對(duì)來(lái)說(shuō)已經(jīng)較低了，所以在能實(shí)時(shí)處理的前提下，可以適當(dāng)提高濾波器的階數(shù)。更高階的FIR濾波器，能使濾波器的通帶波動(dòng)、過(guò)渡帶寬、阻帶衰減等指標(biāo)能夠設(shè)計(jì)得較好［7］。

　　該FIR濾波器的設(shè)計(jì)目標(biāo)是盡可能地讓期望信號(hào)通過(guò)，同時(shí)盡可能地抑制無(wú)用信號(hào)。對(duì)濾波器幅頻特性而言，就是通帶波動(dòng)盡可能小、通帶寬度盡可能與有用信號(hào)帶寬盡可能一樣、過(guò)渡帶盡可能窄、阻帶衰減盡可能大。本文所設(shè)計(jì)的可編程FIR濾波器是直接調(diào)用IP核來(lái)實(shí)現(xiàn)的，階數(shù)為64階，仍然采用串并結(jié)合的結(jié)構(gòu)來(lái)實(shí)現(xiàn)。

　　2 系統(tǒng)的驗(yàn)證

　　本設(shè)計(jì)所選擇的FPGA芯片為XILINX公司的VirtexII3000。芯片資源利用情況如表1所示。

　　選取輸入信號(hào)為x=cos（2π（fc+f1）t+0.003 2cos2π（fc+f0）t），其中f1=0.3 MHz，f0=0.2 MHz，fc=30 MHz，選取的采樣頻率為fs=80 MHz，抽取系數(shù)CW1=4，CW2=4，CW3=1，即第一級(jí)CIC濾波器進(jìn)行5倍抽取，第二級(jí)CIC濾波器進(jìn)行5倍抽取，整個(gè)系統(tǒng)對(duì)其進(jìn)行100倍抽取時(shí)，雙路輸出復(fù)信號(hào)的幅度頻譜如圖6所示。由頻譜圖可以看出數(shù)字下變頻器的動(dòng)態(tài)范圍大于50 dB。

　　本文主要研究的內(nèi)容是基于FPGA的數(shù)字下變頻器的設(shè)計(jì)。首先根據(jù)客觀要求和可用資源總數(shù)論證了數(shù)字下變頻器整體的設(shè)計(jì)方案，然后根據(jù)設(shè)計(jì)方案將整個(gè)設(shè)計(jì)模塊化，采用自頂向下的模塊化設(shè)計(jì)的思想，完成各個(gè)模塊的設(shè)計(jì)。通過(guò)配置各抽取引腳，可以實(shí)現(xiàn)8~1 024倍的抽取。最后以正弦信號(hào)為測(cè)試信號(hào)，測(cè)得系統(tǒng)的最大動(dòng)態(tài)范圍大于50 dB。