基于FPGA的信道化接收機(jī)設(shè)計 - 全文

現(xiàn)代電子戰(zhàn)場的電磁環(huán)境復(fù)雜多變，信號環(huán)境朝著密集化、復(fù)雜化、占用電磁頻譜寬帶化的方向發(fā)展。另一方面，采用陣列天線對接收信號進(jìn)行信號參數(shù)估計，是電子偵察系統(tǒng)中常規(guī)的技術(shù)手段之一。因此，寬帶陣列接收系統(tǒng)有著廣泛的應(yīng)用前景。傳統(tǒng)的寬帶陣列接收機(jī)用多臺單通道接收機(jī)并行工作，并行的同時接收不同頻點上的信號來達(dá)到全頻域覆蓋的目的，也可以用多通道接收機(jī)多個通道并行同步的工作來實現(xiàn)，前者增加了系統(tǒng)成本和讓整個并行系統(tǒng)同步工作的復(fù)雜度，后者當(dāng)信道數(shù)比較大和指標(biāo)要求比較高時，信號處理的復(fù)雜度和器件實現(xiàn)的可行性要求很高。基于多相濾波的數(shù)字信道化陣列接收機(jī)在通信類電子戰(zhàn)中對跳頻信號的快速搜索以及雷達(dá)對抗中對捷變頻雷達(dá)信號的全概率截獲等表現(xiàn)出很高的潛在研究和應(yīng)用價值。

　　1 系統(tǒng)組成

　　該系統(tǒng)設(shè)計是基于多相濾波的信道化原理，對寬帶陣列接收機(jī)進(jìn)行設(shè)計，實現(xiàn)在單板上同時處理3路中頻70 MHz，帶寬30 MHz的模擬信號，其中子信道帶寬僅25 kHz，有利于后端模塊進(jìn)行精細(xì)化信號分選和處理，信道化多相因子為8。帶外抑制大于55 dB。系統(tǒng)還可以將陣列中某一路子信道數(shù)據(jù)通過PCI接口上傳到PC機(jī)顯示信道化結(jié)果。系統(tǒng)具有完善的時鐘方案，多板連接時，可達(dá)到陣列天線的同步要求。另外，由于系統(tǒng)大部分數(shù)字信號處理都是在FPGA中完成，所以整個系統(tǒng)具有功耗小、體積小、成本低、操作靈活的特點。圖l為信道化陣列接收機(jī)的系統(tǒng)框圖。

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　　2 硬件電路設(shè)計

　　該中頻數(shù)字接收機(jī)的硬件設(shè)計原理圖如圖2所示。中頻信號經(jīng)過單端轉(zhuǎn)差分電路以差分信號形式輸入到模數(shù)轉(zhuǎn)換器，AD*5將模擬信號轉(zhuǎn)換成數(shù)字信號送入FPGA中進(jìn)行處理，其中一片的處理結(jié)果通過PCI上傳到PC機(jī)顯示，兩片時鐘分配器件分別提供系統(tǒng)需要的多路單端和差分時鐘。

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　　2．1 系統(tǒng)時鐘設(shè)計

　　系統(tǒng)的時鐘由一個晶振產(chǎn)生，也可以由外部提供。本系統(tǒng)采用102．4 MHz的晶振。晶振需要同時給FPGA和AD*5提供時鐘，為了防止其驅(qū)動力不足，設(shè)計中采用了CYPRESS公司的高速時鐘分配器件CY2309，而AD*5的時鐘輸入為差分(LVPECL)形式，倍頻器件ICS8735可以提供LVPECL電平的差分信號。所以晶振輸出的102．4 MHz時鐘首先通過時鐘分配器件CY2309將其分為5路，每路均與輸入相同，其中3路直接提供給3片F(xiàn)PGA，一路接到時鐘輸出接口，供下級板子使用，一路經(jīng)過驅(qū)動器件ICS8375轉(zhuǎn)為3路差分時鐘提供給3片AD*5作為采樣時鐘。由于CY 2309和ICS8375都是零延遲器件，這樣可以使多板之間保持時鐘同步，減小因延遲帶來的誤差。

　　2．2 AD采樣電路設(shè)計

　　本系統(tǒng)采用的模數(shù)轉(zhuǎn)換器是AD*5(14位)，其最高采樣率為105 MS／s，在中頻為70 MHz時的SNR是73．5 dB，SFDR是89 dBc，模擬帶寬高達(dá)200 MHz。

　　AD采樣率為102．4 MS／s，采樣時鐘要求質(zhì)量高且相位噪聲低，如果時鐘信號抖動較大，信噪比容易惡化，很難保證有效采樣位數(shù)的精度。在布線時，應(yīng)保證從晶振到時鐘輸入腳距離盡量短并且在其周圍用地包圍起來，提供充分的最短回流路徑，采樣電路與其他數(shù)字電路盡量隔離。模數(shù)混合電路設(shè)計時采用了分區(qū)不分割的方案，以提高系統(tǒng)的電磁兼容性。在整個采樣電路下應(yīng)大面積敷銅接地，以降低可能受到的電磁干擾，同時也可降低對其他電路的干擾。為了優(yōu)化性能，時鐘信號采用差分形式供給，要求交流耦合。

　　2．3 FPGA部分設(shè)計

　　FPCA器件選用了Altera公司StratixⅡ系列的EP2S60。StratixⅡ器件采用基于1．2V、90 nm的先進(jìn)的SRAM工業(yè)制造，功耗低。EP2S60F6 72有48 352個ALUT，等價LE*40個，2 544 192 bit RAM，18x18的乘法器144個，12個PLL。

　　FPGA配置器件選擇的是EPC16，采用同步并行配置方式(FPP)加載FPGA，用JTAG的方式可以給級聯(lián)的3片F(xiàn)PGA依次加載程序，也可以給EPC-I6加載程序。

　　3 FPGA內(nèi)部信道化模塊實現(xiàn)

　　基于多相濾波的信道化模塊是本系統(tǒng)的重點。根據(jù)文獻(xiàn)，多相濾波信道化結(jié)構(gòu)如圖3所示。

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　　圖3中分支上的信號xk(n)與輸入信號x(n)，以及分支濾波器Ek(n)與原型低通濾波器h0(n)之間的關(guān)系為：xk(n)=x(nD-k)，Ek(n)=h0(nD+k)k=0，1，…，D-1。所以，進(jìn)入分支上的數(shù)據(jù)與分支濾波器系數(shù)各是輸入信號和原型低通濾波器系數(shù)的延時抽取得來。分支濾波器的長度定義為多相因子，本系統(tǒng)的多相因子為8。

　　多相濾波的原型低通濾波器由MATLAB產(chǎn)生，采用函數(shù)REMEZ優(yōu)化FIR濾波器估計算法，這里設(shè)計出來的濾波器通帶截止頻率為12．5 kHz，過渡帶寬為11 kHz，阻帶衰減為一100 dB。階數(shù)為16 383階。

　　圖3所示的基于多相濾波器組的高效信道化結(jié)構(gòu)，具有以下幾個優(yōu)點：1)各個支路共用一個低通FIR濾波器，減小FPGA用于存儲系數(shù)的RAM資源；2)DFT可以用快速傅里葉變換FFT實現(xiàn)，提高計算效率；3)由于采用多相濾波結(jié)構(gòu)，計算量上極大地減少，可實現(xiàn)性增強(qiáng)。這些優(yōu)點為信道化結(jié)構(gòu)的工程實現(xiàn)提供很好途徑。

　　4 測試結(jié)果

　　系統(tǒng)輸入測試信號為單頻正弦信號，VPP為1 V，信號經(jīng)過AD采樣，DDC，信道化后，數(shù)據(jù)結(jié)果經(jīng)過PCI上傳給PC機(jī)作分析和顯示。

　　用Microsoft Visual C++6．0制作的界面中：橫坐標(biāo)是信道號，縱坐標(biāo)是歸一化功率值(dB)，以數(shù)據(jù)形式顯示的內(nèi)容有：信號功率最大值對應(yīng)的信道號、子信道輸出相對于輸入幅度的dB值以及相鄰的兩個信道的dB值。如圖4和圖5所示，輸入信號頻率分別為70 MHz，70．025 MHz，經(jīng)過信道化后，在對應(yīng)的信道號上都能輸出譜線，頻率分辨率達(dá)到25 kHz。經(jīng)過多次重復(fù)測試，系統(tǒng)對相鄰信道的帶外抑制都達(dá)到55 dB以上。

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　　5 結(jié)論

　　該系統(tǒng)主要器件包括AD6645、EP2S60，其中AD6645實現(xiàn)ADC，EP2S60負(fù)責(zé)系統(tǒng)控制、通信、算法實現(xiàn)，最終來實現(xiàn)了信道化接收功能。因此，該系統(tǒng)具有高度的靈活性和很強(qiáng)的通用性，可通過軟件的重載或升級完成不同指標(biāo)要求、不同模式的系統(tǒng)結(jié)構(gòu)。在多板連接時，可以構(gòu)成一個更大的陣列系統(tǒng)，可以用于DOA和DBF。

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