基于FPGA-DSP平臺實現(xiàn)GPS衛(wèi)星導航接收機的設計

1 引言

GPS衛(wèi)星導航接收機有多種多樣的類別，依據(jù)不同的分類方法，可以分為： C/A碼與 P碼，單頻與雙頻，導航與定位，授時與測量，手持、車載、機載、彈載與星載等。根據(jù) GPS接收機硬件架構實現(xiàn)的不同，又可以分為硬件接收機和軟件接收機。GPS接收機在設計時會根據(jù)不同的使用目標選擇不同的設計方案，GPS軟件接收機的解決方案具有可配置性，根據(jù)不同的應用環(huán)境配置不同的解決算法。本文對基于FPGA-DSP平臺的C/A碼單頻GPS軟件接收機的算法設計進行研究。

2 GPS軟件接收機

傳統(tǒng)的GPS接收機的核心部件通常包括天線與相關的前置放大器，射頻前端（模擬）部分，基帶數(shù)字（ASIC）處理部分，微處理器及其外圍（存儲器與接口電路）。ASIC完成基帶信號處理（捕獲和跟蹤的相關運算），微處理器從 ASIC輸出的相關輸出結果譯出的導航數(shù)據(jù)，從而可以得到衛(wèi)星星歷及偽距，星歷可用來得到衛(wèi)星位置，并最終可由衛(wèi)星位置及偽距解算出用戶位置等信息。

軟件 GPS接收機如圖 2.1所示，其構架主要是 GPS天線接收到的衛(wèi)星的發(fā)射信號，通過射頻（RF）前端，輸入信號被放大及下變頻到合適的頻率。而后經模數(shù)轉換器數(shù)字化采樣。天線、RF前端及 ADC均有硬件完成，信號被數(shù)字化后，所有的處理運算任務均由運行于通用數(shù)字信號處理平臺的軟件來完成。

GPS軟件接收機的優(yōu)勢在于：軟件接收機整個數(shù)字部分均采用通用處理芯片，包含了較少的硬件，可編程性及靈活性均強于硬件接收機，而且無需升級硬件僅加載不同的算法軟件即可實現(xiàn) GPS接收機的升級或改型 3 軟件 GPS算法與架構設計

3.1 設計思想

GPS接收機必須復現(xiàn)那顆將由接收機捕獲的衛(wèi)星所發(fā)射的 PRN碼，然后移動這個復現(xiàn)碼的相位，直到與衛(wèi)星的 PRN碼發(fā)生相關為止。發(fā)射的 PRN碼和復現(xiàn)碼之間的相關過程與給定的 PRN碼數(shù)學的自相關過程有著相同的特性。當復現(xiàn)碼與接收衛(wèi)星碼有相匹配時有最大的相關值，這是 GPS接收機在跟蹤或捕獲衛(wèi)星信號時在碼相位域內檢測衛(wèi)星信號的方式。信號的捕獲算法有多種，主要是基于 FFT算法改進得到，計算量較大。由于多普勒頻移的存在，在實際捕獲過程中需要多通道同時進行從不同的頻移處開始計算相關。對相關結果進行判決，得到當前相關器的偏移，以控制碼和載波數(shù)控振蕩器。

GPS接收系統(tǒng)中用于數(shù)字中頻信號來實現(xiàn)跟蹤及解調的典型的專用芯片 GP4020，其主要有 12通道的相關器和 ARM7微處理器內核構成，相關器由片上硬件單元組成，可滿足快速并行的計算要求，相關結果通過微處理器編程控制，并根據(jù)相關結果配置相關器寄存器。

結合 CA碼信號的捕獲與跟蹤的算法特性和 GP4020的特點，實現(xiàn)硬件向軟件的轉化，設計出符合 FPGA（ Xilinx XC2V1000）和 DSP（TI TMS320C6416）的性能特點的，且信號的捕獲、跟蹤、解調完全有由軟件實現(xiàn)的 GPS軟件接收系統(tǒng)。

3.2 FPGA與DSP的功能劃分

多路同步運算是 FPGA的優(yōu)勢，事件中斷響應以及與用戶接口的配合更適合于 DSP。 FPGA以中斷的方式向 DSP提交相關器運算結果，DSP為 FPGA提供碼 NCO偏差和載波輔助。

于是在 FPGA中實現(xiàn)如下功能：

L1采樣信號的載波剝離； CA碼發(fā)生器；L1本地載波發(fā)生器（ NCO）；CA碼發(fā)生器的 NCO ； CA碼相關器；DSP中斷信號的產生，向 DSP電路發(fā)送相關器相關結果。

在 DSP中實現(xiàn)如下功能：

CA碼跟蹤誤差鑒別器； L1相位誤差鑒別器； CA碼跟蹤環(huán)路濾波器；L1相位環(huán)路濾

波器；對 FPGA中碼 NCO和載波 NCO的控制；寬帶功率值和窄帶功率值的提??；載波相位的提??；偽距的提?。惠敵鲂畔⒌拇虬约芭c用戶接口通訊。

3.3 FPGA與DSP的之間的數(shù)據(jù)信息流

如圖 3.1所示， GPS軟件接收機中內部信息流主要由運行于 FPGA上的可編程邏輯模塊與運行于 DSP上的應用軟件模塊之間的信息流組成，包括：

1）FPGA向 DSP發(fā)送的 I/Q支路相關結果，用于實現(xiàn)載波跟蹤與碼跟蹤。

2）DSP向 FPGA發(fā)送的環(huán)路濾波器輸出值，用于控制 FPGA內部的載波 NCO與碼 NCO。

圖 3.1 FPGA與 DSP之間信息流

3.4 FPGA內的數(shù)據(jù)信息流

FPGA內部的信息流框圖如圖 3.2所示，L1采樣數(shù)據(jù)以 50MHz/Byte的速率送往FPGA，F(xiàn)PGA通過載波剝離合和碼相關器計算，將相關器結果送往DSP，并從 DSP中獲取 CA碼和載波 NCO偏差，以對信號進行跟蹤、捕獲。

3.5 DSP內部的數(shù)據(jù)信息流

DSP內部的信息流和處理如圖 3.3所示，1KHzCA碼 I/Q支路相關結果來自于FPGA，DSP在內部經過 CA碼跟蹤環(huán)誤差鑒別器和 L1載波跟蹤環(huán)誤差鑒別器后，去往FPGA，控制 FPGA中碼 NCO和載波 NCO。

圖3.3 DSP 內部的信息流

4 實驗數(shù)據(jù)

圖 4.1為系統(tǒng)在地面仿真時從用戶接口輸出的導航數(shù)據(jù)。

5 總結

本文作者創(chuàng)新點在于采用 FPGA-DSP平臺，設計出可以工作于高動態(tài)、弱信號的環(huán)境下單頻 GPS接收機軟件。實現(xiàn)GPS的 C/A碼偽距、L1載波相位、位置速度以及窄帶功率的輸出，為后續(xù)的應用提供基礎。完成單頻 GPS接收機軟件的工程化。雖然單頻 GPS接收機技術在理論上已經非常成熟，但基于 FPGA-DSP平臺的性能優(yōu)良且滿足工程化要求的 GPS接收軟件并不多見。

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