基于FPGA的通用異步收發(fā)器設計

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　　串行通信要求的傳輸線少，可靠性高，傳輸距離遠，被廣泛應用于計算機和外設的數(shù)據(jù)交換。通常都由通用異步收發(fā)器(UART)來實現(xiàn)串口通信的功能。在實際應用中，往往只需要UART的幾個主要功能，專用的接口芯片會造成資源浪費和成本提高。隨著FPGA/CPLD的飛速發(fā)展與其在現(xiàn)代電子設計中的廣泛應用，F(xiàn)PGA/CPLD功能強大、開發(fā)過程投資小、周期短、可反復編程、保密性好等特點也越來越明顯。因此可以充分利用其資源，在芯片上集成UART功能模塊，從而簡化了電路、縮小了體積、提高了可靠性，而且設計時的靈活性更大，周期更短。鑒于此本文提出了一種采用FPGA實現(xiàn)UART功能的方法，可以有效地解決上述問題。

　　1 UART的工作原理

　　UART(Universal Asynchronous Receiver Transmitter，通用異步收發(fā)器)是廣泛使用的異步串行數(shù)據(jù)傳輸協(xié)議。在串行通信中，數(shù)據(jù)以字節(jié)為單位的字節(jié)幀進行傳送。發(fā)送端和接收端必須按照相同的字節(jié)幀格式和波特率進行通信。UART控制器所傳輸?shù)囊粠袛?shù)據(jù)包括1位起始位(低電平)、5～8位數(shù)據(jù)位、1位校驗位(可選)和停止位(可為1，1.5，2位)。起始位是字節(jié)幀的開始，使數(shù)據(jù)線處于邏輯0狀態(tài)，用于向接收端表明開始發(fā)送數(shù)據(jù)幀，起到使發(fā)送和接收設備實現(xiàn)同步的功能。停止位是字節(jié)幀的終止，使數(shù)據(jù)線處于邏輯1狀態(tài)。用于向接收端表明數(shù)據(jù)幀發(fā)送完畢。波特率采用標準速率9 600 b/s。數(shù)據(jù)在傳輸時，低位在前，高位在后。接收端檢測并確認起始位后，接收數(shù)據(jù)位。停止

　　位接收完畢后，向CPU發(fā)出中斷信號，同時將數(shù)據(jù)發(fā)送到計算機的8位數(shù)據(jù)總線上;發(fā)送數(shù)據(jù)時，先由CPU設置波特率，然后將8位并行數(shù)據(jù)加上起始位和停止位發(fā)送給外設。停止位發(fā)送完畢后，向CPU發(fā)出中斷信號。在數(shù)據(jù)發(fā)送和接收過程中，CPU可以通過控制信號來讀取UART的工作狀態(tài)，以便進行實時處理。

　　2 UART的模塊化設計

　　2.1 系統(tǒng)總體結構

　　在大規(guī)模電路的設計中，廣泛采用層次化、結構化的設計方法。它將一個完整的硬件設計任務從系統(tǒng)級開始，劃分為若干個可操作的模塊，編制出相應的模型并進行仿真驗證，最后在系統(tǒng)級上進行組合。這樣在提高設計效率的同時又提高了設計質(zhì)量，是目前復雜數(shù)字系統(tǒng)實現(xiàn)的主要手段，也是本文設計思想的基礎。按照系統(tǒng)功能進行劃分，UART主要由波特率發(fā)生器、接收模塊和發(fā)送模塊三大部分組成。在Maxp-lusⅡ仿真環(huán)境下，由各個子模塊進行綜合的系統(tǒng)總模塊如圖1所示。下面分別討論發(fā)送模塊、接收模塊和波特率發(fā)生器模塊的具體實現(xiàn)過程。

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　　2.2 發(fā)送模塊

　　2.2.1 發(fā)送模塊及其功能

　　發(fā)送模塊主要實現(xiàn)對并行數(shù)據(jù)的緩存、并串轉(zhuǎn)換，并把串行數(shù)據(jù)按照既定數(shù)據(jù)幀格式進行輸出。發(fā)送模塊的引腳如圖2所示，各引腳功能見表1。

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　　由CPU送來的待發(fā)送的并行數(shù)據(jù)，首先寫入發(fā)送緩沖器TBR[7..0]。發(fā)送緩沖區(qū)中有數(shù)據(jù)待發(fā)送時，數(shù)據(jù)自動裝入移位寄存器TSR[7..0]并自動完成串行數(shù)據(jù)的發(fā)送。首先傳送一位起始位0，然后根據(jù)幀結構中定義的數(shù)據(jù)長度，分別串行移出TSR[7..0]中的數(shù)據(jù)，數(shù)據(jù)的低位在前，高位在后。當沒有數(shù)據(jù)發(fā)送的時候，SDO管腳保持高電平。