FPGA高速收發(fā)器設(shè)計(jì)原則

FPGA高速收發(fā)器設(shè)計(jì)原則

高速收發(fā)器(SERDES)的運(yùn)用范圍十分廣泛， 包括通訊、計(jì)算機(jī)、工業(yè)和儲(chǔ)存，以及必須在芯片與芯片/模塊之間、或在背板/電纜上傳輸大量數(shù)據(jù)的系統(tǒng)。但普通高速收發(fā)器的并行總線設(shè)計(jì)已無法滿足現(xiàn)在的要求。將收發(fā)器整合在FPGA中，成為解決這一問題的選擇辦法。
　　高速設(shè)計(jì)用FPGA
　　具備嵌入式數(shù)Gb收發(fā)器的低功耗FPGA架構(gòu)，它能讓設(shè)計(jì)人員利用高生產(chǎn)率的EDA工具提供實(shí)體層和邏輯層建構(gòu)模塊，研發(fā)出低成本的小型系統(tǒng)，使得設(shè)計(jì)師能夠快速解決協(xié)議和速率的變化問題，以及為了提高性能和增加新功能時(shí)，必須進(jìn)行設(shè)計(jì)修改所面臨的重新編程問題，這些迫切需求的靈活性無法在ASIC和ASSP方案中獲得。FPGA提供了一種單芯片解決方案，克服了多芯片方案中的互通作業(yè)、布線和功率問題。FPGA中的收發(fā)器在克服訊號(hào)完整性問題的同時(shí)，也能工作在一系列不同的系統(tǒng)或協(xié)議環(huán)境中。
　　收發(fā)器選擇考慮
　　收發(fā)器的選擇對(duì)于要獲得所需的功能設(shè)計(jì)而言相當(dāng)關(guān)鍵。設(shè)計(jì)師必須在設(shè)計(jì)初期階段就分析收發(fā)器的功能和性能，并融合頻寬需求、協(xié)議、多媒體類型、EMC和互通作業(yè)性所決定的設(shè)計(jì)準(zhǔn)則指導(dǎo)選擇。收發(fā)器的選擇應(yīng)該包括規(guī)格的符合性驗(yàn)證；針對(duì)抖動(dòng)、噪音、衰減和不連續(xù)性等不利條件下的免疫能力或補(bǔ)償能力；以及應(yīng)用中的傳輸媒介的類型。根據(jù)目前多數(shù)組件存在的收發(fā)器錯(cuò)誤紀(jì)錄，不難發(fā)現(xiàn)將混合訊號(hào)收發(fā)器整合在數(shù)字電路FPGA中僅取得了有限的成功。因此，系統(tǒng)設(shè)計(jì)師在驗(yàn)證市場(chǎng)需求時(shí)要特別小心，要緊盯著制程、電壓、溫度、核心以及I/O端口，還有硅芯片生產(chǎn)能力等各方面的驗(yàn)證工作。
　　評(píng)估收發(fā)器發(fā)射性能的重要工具是眼圖。這是建構(gòu)在一系列分層PRBS周期上的發(fā)射機(jī)波形圖量度。透過利用眼狀模板，眼圖可用來顯示特定指針的符合性。如果波形沒有侵占眼圖模板的張開區(qū)，通常意味著它符合抖動(dòng)、噪音和幅度指針。另外，為確保采用隨機(jī)性較高的PRBS序列，并將在示波器上擷取的波形采樣數(shù)量減到最少，以便它們不會(huì)被錯(cuò)誤地表征較差的PRBS性能，需要一個(gè)非常謹(jǐn)慎的方案。
　　在決定生產(chǎn)制程時(shí)，收發(fā)器眼圖性能更顯重要。在選擇正確組件時(shí)還有下述許多其它因素要考慮。
　　訊號(hào)完整性
　　對(duì)芯片內(nèi)或芯片與模塊間的通訊來說，無論通訊是透過背板、電纜還是同一電路板上的直接連接，具有嵌入式收發(fā)器的FPGA都是理想的選擇。用串行收發(fā)器取代平行高速總線可簡(jiǎn)化系統(tǒng)設(shè)計(jì)。在速度高時(shí)，并行總線容易遭受干擾和串?dāng)_，使得布線相當(dāng)復(fù)雜，有時(shí)甚至無法實(shí)現(xiàn)。而極具強(qiáng)韌性的串行收發(fā)器能簡(jiǎn)化布局設(shè)計(jì)，減少零組件和連接器數(shù)量，還能減少PCB層數(shù)。在具有相同的總線頻寬時(shí)，串行接口的功耗也比并行端口小。
　　但收發(fā)器的更高數(shù)據(jù)率意味著非理想的傳輸線效應(yīng)會(huì)使布線更加困難。人們普遍采用FR4板進(jìn)行PCB設(shè)計(jì)，因?yàn)镕R4的制造通常采用玻璃纖維和環(huán)氧材料，因此具有容易制造、阻燃、易鉆孔、低成本等特點(diǎn)。遺憾的是，當(dāng)數(shù)據(jù)率較高時(shí)，各層中的銅線會(huì)產(chǎn)生‘趨膚效應(yīng)’，高頻訊號(hào)掠過導(dǎo)體的表面，減少了傳導(dǎo)區(qū)域，增加了訊號(hào)衰減。FPGA設(shè)計(jì)師通常對(duì)數(shù)Gb訊息信道中傳送的訊號(hào)頻率點(diǎn)了解較少，由于FR4介電材料本身對(duì)衰減的影響就極大，在只有幾Gb的數(shù)據(jù)率上，衰減有可能超過20dB。為了克服這些問題，具有收發(fā)器的Stratix II GX FPGA包含了發(fā)射機(jī)和接收機(jī)內(nèi)部的一些功能，可繼續(xù)使用便宜的FR4 PCB材料。
　　預(yù)加重
　　在數(shù)Gb速率時(shí)，設(shè)計(jì)師無法簡(jiǎn)單地透過放大訊號(hào)解決訊號(hào)損失問題，因?yàn)檫@將增大功耗并引起眼圖的閉合。眼圖閉合可能是由發(fā)射緩沖的阻抗變壞所引起。在布局上或連接器中，反射能量的強(qiáng)度呈現(xiàn)出近端的不連續(xù)性。預(yù)加重透過加重任何訊號(hào)變化后的第一個(gè)數(shù)據(jù)符號(hào)來對(duì)發(fā)射訊號(hào)進(jìn)行預(yù)失真處理，消除訊息信道中脈沖響應(yīng)的前端過沖和后沿拖尾。
　　Stratix II GX收發(fā)器提供可程序的預(yù)加重功能，允許用戶根據(jù)傳輸媒介和驅(qū)動(dòng)能力，在3個(gè)抽頭中選取每個(gè)抽頭13級(jí)中的任意一級(jí)。最大的預(yù)加重為500%，這對(duì)張開1.25m Molex GbX背板上速率為6.25Gbps的眼圖來說已經(jīng)足夠。
　　接收機(jī)均衡
　　預(yù)加重是克服傳輸線損耗的有效方法，不過較高的驅(qū)動(dòng)強(qiáng)度將產(chǎn)生電磁干擾(EMI)，并且會(huì)使系統(tǒng)容易遭受近場(chǎng)的串?dāng)_。張開接收機(jī)眼圖的一種替代方案或互補(bǔ)方案是利用接收機(jī)均衡技術(shù)。在許多應(yīng)用中利用均衡技術(shù)來克服損耗并實(shí)現(xiàn)誤碼性能改善是可能的。FPGA中的接收均衡透過在接收機(jī)端放大訊號(hào)中的高頻分量來補(bǔ)償傳輸損耗，而低頻分量保持不變，這將有效地使訊息信道的s-21插入損耗曲線反轉(zhuǎn)，使得總訊息信道的頻率響應(yīng)變得最平坦。均衡技術(shù)還可以與預(yù)加重技術(shù)一起使用，來補(bǔ)償具有特殊挑戰(zhàn)性的鏈路。
　　Stratix GX II收發(fā)器是完全可編程的，無論在設(shè)計(jì)或應(yīng)用階段，都能在系統(tǒng)工作過程中進(jìn)行編程，并能與遠(yuǎn)距設(shè)備及在工作條件很差的環(huán)境下實(shí)現(xiàn)互通作業(yè)性。這使用戶得以配置均衡器，使其在各種訊息信道長(zhǎng)度上工作。最大的均衡水平是17dB，采用4級(jí)峰值放大器來實(shí)現(xiàn)。這確保了所配置的系統(tǒng)能實(shí)現(xiàn)組件速率高達(dá)6.375Gbps條件下的最佳訊號(hào)完整性，而且還省去了極易傳遞誤碼、功耗大并基于DFE的外來接收機(jī)架構(gòu)。
　　在設(shè)計(jì)背板時(shí)需考慮的重要因素是收發(fā)器的輸出驅(qū)動(dòng)能力，因?yàn)樽罴延嵦?hào)完整性設(shè)置會(huì)由于背板布局、背板插槽數(shù)量以及發(fā)射卡和接收卡的整體位置不同而變化。由于這種收發(fā)器優(yōu)越的訊號(hào)完整性性能，使FPGA能以6.375Gbps的速率在具有連接器的52英寸FR4背板上工作。這種可編程能力和極具強(qiáng)韌性的設(shè)計(jì)加上低功耗特性，使FPGA可工作在最具挑戰(zhàn)性的背板、電纜、芯片或模塊以及數(shù)Gb互連設(shè)備中。
　　可編程驅(qū)動(dòng)能力
　　某些傳輸線損耗可透過增強(qiáng)差分輸出驅(qū)動(dòng)器的驅(qū)動(dòng)能力，以及在接收機(jī)里放大訊號(hào)電平來克服。Stratix II GX架構(gòu)允許設(shè)計(jì)師在4mA~16mA范圍內(nèi)選擇驅(qū)動(dòng)能力。實(shí)際的Vod輸出驅(qū)動(dòng)電壓電平取決于終端電阻值，對(duì)50Ω的傳輸線來說，標(biāo)準(zhǔn)阻值范圍是100Ω。
　　功率
　　在所有的高密度背板應(yīng)用中，功率耗散都是一個(gè)主要問題。這些應(yīng)用的空間有限，功耗和發(fā)熱問題必須減到最小，以確保組件溫度在沒有風(fēng)力冷卻和電源供給情況下仍能保持在所要求的工作范圍內(nèi)。
　　為了降低收發(fā)器功耗，Stratix II GX采用了專利的PCNL輸出緩沖器技術(shù)，該技術(shù)使90奈米的PMA(實(shí)體媒體連接)層的最大功耗較具備收發(fā)器的65奈米FPGA低20%。在40寸FR4串行鏈路上，工作速率達(dá)3.1875Gbps時(shí)，每四分之一收發(fā)器(四個(gè)收發(fā)器中的一個(gè))所需的功耗為每通道125mW，而工作速率達(dá)6.375Gbps時(shí)的功耗則為每通道225mW。每四分之一收發(fā)器可由1~2個(gè)獨(dú)立的頻率源來驅(qū)動(dòng)，并具有各自獨(dú)立的頻率分配器。頻率和分頻器的結(jié)合，能在每四分之一收發(fā)器中支持四個(gè)不同的數(shù)據(jù)率，這將大幅降低功耗。利用信道的基本配置能分別判斷信道上的發(fā)射機(jī)或接收機(jī)，進(jìn)一步節(jié)省Stratix II GX收發(fā)器的功率。
　　協(xié)議支持
　　先進(jìn)的FPGA設(shè)計(jì)方法能大幅甚至徹底省去設(shè)計(jì)和驗(yàn)證FPGA與收發(fā)組件間數(shù)據(jù)信道所需的工作和時(shí)間。為了使收發(fā)器在滿足特定協(xié)議標(biāo)準(zhǔn)時(shí)還能具有一定的余量，并能在614Mbps到6.375Gbps的數(shù)據(jù)速率范圍內(nèi)正常工作，Stratix II GX收發(fā)器經(jīng)過了精心設(shè)計(jì)，可提供經(jīng)驗(yàn)證的良好性能。支持的協(xié)議標(biāo)準(zhǔn)包括PCI Express、串行數(shù)字接口(SDI)、XAUI、Gigabit以太網(wǎng)絡(luò)、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纖信道，以及常用的6Gbps長(zhǎng)距和短距電界面(CEI-6G-LR/SR)。FPGA基本協(xié)議模式能讓架構(gòu)師在全速率范圍內(nèi)建構(gòu)任何符合當(dāng)?shù)匦枨蠡蚓哂兄R(shí)產(chǎn)權(quán)的協(xié)議。Stratix II GX系列能滿足嚴(yán)格的SONET/SDH OC48/STM16光抖動(dòng)標(biāo)準(zhǔn)，能整合FPGA的數(shù)字和協(xié)議功能，以及具備線路接口功能、背板功能、低功耗、低抖動(dòng)、協(xié)議兼容的收發(fā)器。
　　來源同步和平行I/O支持
　　多數(shù)應(yīng)用要求高速來源同步和并行接口提供數(shù)據(jù)平衡和管線作業(yè)。來源同步I/O(SSIO)是一種允許頻率和數(shù)據(jù)被分別(即使用LVDS訊號(hào))發(fā)送的FPGA界面。作為一種鏈路層接口，SSIO用于將數(shù)據(jù)從收發(fā)器傳送到系統(tǒng)進(jìn)行處理。來源同步I/O必須支持一個(gè)足夠高的數(shù)據(jù)頻寬，以確保能向收發(fā)器連續(xù)不斷地提供數(shù)據(jù)。來源同步I/O部份包含動(dòng)態(tài)相位對(duì)齊(DPA)電路，該電路將接收機(jī)頻率訊號(hào)復(fù)制到變化的相位訊號(hào)中，并將最近的頻率訊號(hào)與進(jìn)來的數(shù)據(jù)對(duì)齊。DPA能夠使來源同步接口支持更高的數(shù)據(jù)率，支持增強(qiáng)型數(shù)據(jù)信道開銷，進(jìn)一步提高數(shù)據(jù)率，并實(shí)現(xiàn)糾錯(cuò)、加密和線路編碼。
　　SSTL和HSTL中具有大量可提供標(biāo)準(zhǔn)I/O連接的平行I/O，適合高性能內(nèi)存接口、PCI接口等應(yīng)用。具有收發(fā)器的FPGA面臨的挑戰(zhàn)是如何在具有平行I/O、SSIO和FPGA數(shù)字邏輯、且收發(fā)器所有埠在工作和被評(píng)估時(shí)可同時(shí)切換的驗(yàn)證標(biāo)準(zhǔn)一致性，以及抗噪音能力和強(qiáng)韌的抖動(dòng)性能。