基于CPLD的單片機(jī)PCI接口設(shè)計(jì)

摘要：詳細(xì)闡述一種利用CPLD實(shí)現(xiàn)的8位單片機(jī)與PCI設(shè)備間的通信接口方案，給出用ABEL HDL編寫的主要源程序。該方案在實(shí)踐中檢驗(yàn)通過。

關(guān)鍵詞：?jiǎn)纹瑱C(jī) CPLD PCI

8位單片機(jī)在嵌入式系統(tǒng)中應(yīng)用廣泛，然而讓它直接與PCI總線設(shè)備打交道卻有其固有缺陷。8位單片機(jī)只有16位地址線，8位數(shù)據(jù)端口，而PCI總線2.0規(guī)范中，除了有32位地址數(shù)據(jù)復(fù)用AD[3～0]外，還有FRAME、IRDY、TRDY等重要的信號(hào)線。讓單片機(jī)有限的I/O端口來(lái)直接控制如此眾多的信號(hào)線是不可能的。一種可行的方案就是利用CPLD作為溝通單片機(jī)與PCI設(shè)備間的橋梁，充分利用CPLD中I/O資源豐富，用戶可自定制邏輯的優(yōu)勢(shì)，來(lái)幫助單片機(jī)完成與PCI設(shè)備間的通信任務(wù)。

1 PCI接口設(shè)計(jì)原理

1.1 PCI總線協(xié)議簡(jiǎn)介

這里只討論P(yáng)CI總線2.0協(xié)議，其它協(xié)議僅僅是在2.0的基礎(chǔ)上作了一些擴(kuò)展，僅就單片機(jī)與PCI設(shè)備間的通信來(lái)說，意義不大。PCI總線是高性能局部總線，工作頻率0～33MHz，可同時(shí)支持多組外圍設(shè)備。在這里，我們只關(guān)心單片機(jī)與一個(gè)PCI設(shè)備間通信的情況，而且是以單片機(jī)與CPLD一方作為主控方，另一方作為PCI從設(shè)備。這樣做的目的是為了簡(jiǎn)化問題，降低系統(tǒng)造價(jià)。

?

PCI總線上信號(hào)線雖多，但并不是每個(gè)信號(hào)都要用到。實(shí)際上PCI設(shè)備也并不會(huì)支持所有的信號(hào)線，比如錯(cuò)誤報(bào)告信號(hào)PERR與SERR在網(wǎng)卡中就不支持。我們可以針對(duì)具體的應(yīng)用選擇支持其中部分信號(hào)線，還有一些信號(hào)線可以直接連電源或接地。下面簡(jiǎn)單介紹一下常用信號(hào)線的功能。

AD[31～0]：地址數(shù)據(jù)多路復(fù)用信號(hào)。在FRAME有效的第一個(gè)周期為地址，在IRDY與TRDY同時(shí)有效的時(shí)候?yàn)閿?shù)據(jù)。

C/BE[3～0]：總線命令與字節(jié)使能控制信號(hào)。在地址其中傳輸?shù)氖强偩€命令；在數(shù)據(jù)期內(nèi)是字節(jié)使能控制信號(hào)，表示AD[31～0]中那些字節(jié)是有效數(shù)據(jù)。表1是總線命令編碼的說明。

表1 總線命令表

C/BE[30]# 命令類型說明 C/BE[30]# 命令類型說明
0 0 0 0 中斷應(yīng)答 1 0 0 0 保留
0 0 0 1 特殊周期 1 0 0 1 保留
0 0 1 0 I/O讀 1 0 1 0 配置讀
0 0 1 1 I/O寫 1 0 1 1 配置寫
0 1 0 0 保留 1 1 0 0 存儲(chǔ)器多行讀
0 1 0 1 保留 1 1 0 1 雙地址周期
0 1 1 0 存儲(chǔ)器讀 1 1 1 0 存儲(chǔ)器一行讀
0 1 1 1 存儲(chǔ)器寫 1 1 1 1 存儲(chǔ)器寫并無(wú)效

PCI總線上所有的數(shù)據(jù)傳輸基本上都由以下三條信號(hào)線控制。

FRAME：幀周期信號(hào)。由主設(shè)備驅(qū)動(dòng)，表示一次訪問的開始和持續(xù)時(shí)間，F(xiàn)RAME有效時(shí)（0為有效，下同），表示數(shù)據(jù)傳輸進(jìn)行中，失效后，為數(shù)據(jù)傳輸最后一個(gè)周期。

IRD：主設(shè)備準(zhǔn)備好信號(hào)。由主設(shè)備驅(qū)動(dòng)，表示主設(shè)備已經(jīng)準(zhǔn)備好進(jìn)行數(shù)據(jù)傳輸。

TRDY：從設(shè)備準(zhǔn)備好信號(hào)。由從主設(shè)備驅(qū)動(dòng)，表示從設(shè)備已經(jīng)準(zhǔn)備好進(jìn)行數(shù)據(jù)傳輸。當(dāng)IRDY與TRDY同時(shí)有效時(shí)，數(shù)據(jù)傳輸才會(huì)真正發(fā)生。

另外，還有IDSEL信號(hào)用來(lái)在配置空間讀寫期間作為片選信號(hào)。對(duì)于只有一個(gè)PCI從設(shè)備的情況，它總可以接高電平。IDSEL信號(hào)由從設(shè)備驅(qū)動(dòng)，表示該設(shè)備已成為當(dāng)前訪問的從設(shè)備，可以不理會(huì)。

在PCI總線上進(jìn)行讀寫操作時(shí)，PCI總線上的各種信號(hào)除了RST、IRQ、IRQC、IRQ之外，只有時(shí)鐘的下降沿信號(hào)會(huì)發(fā)生變化，而在時(shí)鐘上升沿信號(hào)必須保持穩(wěn)定。

1.2 CPLD設(shè)計(jì)規(guī)劃

出于對(duì)單片機(jī)和CPLD處理能力和系統(tǒng)成本的考慮，下面的規(guī)劃不支持PCI總線的線性突傳輸?shù)刃枰B續(xù)幾個(gè)數(shù)據(jù)周期的讀寫方式，而僅支持一個(gè)址周期加一個(gè)數(shù)據(jù)周期的讀寫方式。對(duì)于大部分應(yīng)用而言，這種方式已經(jīng)足夠了。圖1與圖2是經(jīng)過簡(jiǎn)化后的PCI總線讀寫操作時(shí)序。

在CPLD內(nèi)設(shè)有13個(gè)8位寄存器用來(lái)保存進(jìn)行一次PCI總線讀寫時(shí)所需要的數(shù)據(jù)，其中pci_address0～pci_address3是讀寫時(shí)的地址數(shù)據(jù)；pcidatas0～pci_datas3是要往PCI設(shè)備寫的數(shù)據(jù)；pci_cbe[3～0]保存地址周期時(shí)的總線命令，pci_cbe[7～4]保存數(shù)據(jù)周期時(shí)的字節(jié)使能命令；pci_data0～pci_data3保存從PCI設(shè)備返回的數(shù)據(jù)；pci_request是PCI總線讀寫操作狀態(tài)寄存器，用于向單片機(jī)返回一些信息。當(dāng)單片機(jī)往pci_cbe寄存器寫入一個(gè)字節(jié)的時(shí)候，會(huì)復(fù)位CPLD中的狀態(tài)機(jī)，觸發(fā)CPLD進(jìn)行PCI總線的讀寫操作；單片機(jī)則通過查詢pci_request寄存器得知讀寫操作完成，再?gòu)膒ci_data寄存器讀出PCI設(shè)備返回的數(shù)據(jù)。

CPLD中狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如圖3所示。每一個(gè)狀態(tài)對(duì)應(yīng)FRAME與IRD信號(hào)的一種輸出，而其它輸入輸出信號(hào)線可由這兩個(gè)信號(hào)線和pci_cbe的值及TRDY的狀態(tài)決定。當(dāng)FRAME為有效時(shí)，AD[31～0]由pci_address驅(qū)動(dòng)，而C/BE[3～0]由pci_cbe低4位驅(qū)動(dòng)；當(dāng)IRDY有效時(shí)，C/BE[3～0]視總線命令，要么由pci_cbe高4位驅(qū)動(dòng)，要么設(shè)為高阻態(tài)，而AD[31～0]在pci_cbe[0]為“0”時(shí)，（PCI讀命令）設(shè)為高阻態(tài)，而在pci_cbe[0]為“1”時(shí)（PCI讀命令）由pci_datas驅(qū)動(dòng)。另外一方面，一旦TRDY信號(hào)線變?yōu)榈碗娖?，AD[31～0]線上的數(shù)據(jù)被送入pci_data寄存器，而C/BE[3～0]線上的數(shù)據(jù)被送入pci_request寄存器的低4位。

考慮到在不正常情況下，PCI設(shè)備不會(huì)對(duì)PCI總線作出響應(yīng)，即TRDY不會(huì)有效，為了不使?fàn)顟B(tài)機(jī)陷入狀態(tài)S2的僵持局面，另外增設(shè)了一個(gè)移位計(jì)數(shù)器mycounter。當(dāng)IRD信號(hào)有效時(shí)，計(jì)數(shù)器開始計(jì)數(shù)。計(jì)數(shù)溢出之后，不論P(yáng)CI總線操作是否完成，狀態(tài)機(jī)都會(huì)從狀態(tài)S2轉(zhuǎn)移到狀態(tài)S3，即結(jié)束PCI總線操作。當(dāng)TRDY有效時(shí)，會(huì)立即置位mycounter.cout。

PCI總線操作是否正確完成，可查詢pci_request的最高位是否為“1”，而IRDY與FRAME的值可分別查詢pci_request的第4位和第5位。這兩位反映了PCI總線操作所處的狀態(tài)，兩位都為“1”時(shí)可以認(rèn)為PCI總線操作已經(jīng)完成。在實(shí)踐中，如果單片機(jī)的速度不是足夠快的話，可以認(rèn)為PCI總線操作總是即時(shí)完成的。這幾位的實(shí)現(xiàn)可參考源程序。

2 PCI設(shè)計(jì)接口實(shí)現(xiàn)

2.1 CPLD ABEL HDL程序設(shè)計(jì)

我們針對(duì)8位單片機(jī)控制PCI以太網(wǎng)卡進(jìn)行了程序設(shè)計(jì)，CPLD器件選用ALTERA的MAX7000系列。針對(duì)以太網(wǎng)卡的特點(diǎn)在邏輯上進(jìn)行了再次簡(jiǎn)化，最張程序?qū)⑦m配進(jìn)EPM7128芯片中，并在實(shí)踐中檢驗(yàn)通過。

以太網(wǎng)卡僅支持對(duì)配置空間和I/O空間的讀寫操作，而且這兩個(gè)空間的地址都可以設(shè)置在0xFF以內(nèi)，所以可以只用一個(gè)pci_address0寄存器，其它地址都直接設(shè)為“0”；如果再限制，每次只往網(wǎng)卡寫入一個(gè)字節(jié)數(shù)據(jù)，則可以只用一個(gè)pci_datas0寄存器，其它數(shù)值在具體操作時(shí)設(shè)成與pci_datas0寄存器的一樣即可。

以下是ABEL HDL主要源碼。其中16dmux是4～16位譯碼器，用于地址譯碼，選通CPLD內(nèi)的寄存器；8dffe是8位的DFFE；abelcounter是8位移位計(jì)數(shù)器；mylatch8與mylatch1分別為8位與1位鎖存器，而mylatchc是帶清零1位鎖存器；其它以“my”開始的變量都是三態(tài)緩沖器，以“out”開始的變量是三態(tài)節(jié)點(diǎn)，以“e”開始的變量是普通節(jié)點(diǎn)。這此在程序中不再聲明。

SUBDESIGN abelpci

（

P2[7..3] : INPUT;

READ0 : INPUT

WRITE0 : INPUT;

P0[7..0] : BIDIR;

CLK : INPUT;

TRDY0 : INPUT;

AD[31..] : BIDIR;

CBE[3..0] : BIDIR;

IRDY0 : OUTPUT;

FRAME0 : OUTPUT;

)

VARIABLE

decoder : 16dmux;

mycounter : abelcounter;

pci_cbe : 8DFFE;

pci_address0 : 8DFFE;

pci_datas0 : 8DFFE;

pci_request[6..0] : mylatch1;

pci_request7 : mylatchc;

pci_data0 : mylatch8;

pci_data1 : mylatch8;

pci_data2 : mylatch8;

pci_data3 : mylatch8;

ss : MACHINE OF BITS (FRAME0,IRDY0)

WITH STATES(s0 = B"11",

s1=B"01");

s2=B"10";

S3=B"11");

BEGIN

decoder.(d,c,b,a)=P2[6..3];

enareg[]=decoder.q[];

pci_che.ena=enareg[0]&p2[7];

pci_cbe.d[]=p0[];

pci_cbe.clk=!WRITE0;

pci_address0.ena=enareg[1]&p2[7]l

pci_address0.d[]=P0[];

pci_datas0.ena=enareg[9]&P2[7];

pci_datas0.d[]=P0[];

pci_datas0.clk=!WRITE0;

pci_data0.gate=!TRDY0;

pci_data0.data[]=AD[7..0];

pci_data1.gate=!TRDY0;

pci_data1.data[]=AD[15..8];

pci_data2.gate=!TRDY0;

pci_data2.data[]=AD[23..16];

pci_data3.gate=!TRDY0;

pci_data3.data[]=AD[31..24];

pci_request[3..0].gate=!TRDY0;

pci_request7.gate=!TRDY0;

pci_request7.aclr=P2[7]&!WRITE0;

pci_request[3..0].data=CBE[];

pci_request[4].data=IRDY0;

pci_request[5].data=FRAME0;

pci_request[6].data=Vcc;

pci_request7.data=Vcc;

eread=P2[7]&!READ0 & WRITE0;

my_P0_data0[].in=pci_data0.q[];

my_P0_data0[].oe=enareg[5]&eread;

my_P0_data1[].in=pci_data1.q[];

my_P0_data1[].oe=enareg[6]&eread;

my_P0_data2[].in=pci_data2.q[];

my_P0_data2[].oe=enareg[7]&eread;

my_P0_data3[].in=pci_data3.q[];

my_P0_data3[].oe=enareg[8]&eread;

my_P0_request[6..0].in=pci_request[6..0].q;

my_P0_request[7].in=pci_request7.q;

my_P0_request[].oe=enareg[13]&eread;

out_P0[]=my_P0_data0[];

out_P0[]=my_P0_data1[];

out_P0[]=my_P0_data2[];

out_P0[]=my_P0_data3[];

out_P0[]=my_P0_request[];

P0[]=out_P0[];

enclr=enareg[0]&P2[7]&!WRITE0;

mycounter.clock=CLK;

mycounter.cnt_en=!IRDY0;

mycounter.aclr=!FRAME0;

mycounter.sset=!TRDY0;

ss.clk=!CLK;

ss.reset=enclr;

ss.ena=Vcc;

CASE ss IS

WHEN s0 => ss=s1;

WHEN s1 => ss=s2;

WHEN s2 => IF mycounter.cout THEN ss =s3;ELSE ss=s2;

END IF;

WHENf s3 => ss=s3;

END CASE;

my_AD_address[7..0].in=in=pci_address0;

my_AD_address[31..8].in=GND;

my_AD_address[31..0].oe=!FRAME0;

my_CBE_c[].in=pci_cbe.d[3..0];

my_CBE_c[].oe=!FRAME0;

my_AD_data[31..0].in=pci_datas0.q[8..1];

my_AD_data[31..0].oe=pci_cbe_[0]&FRAME0;

my_CBE_be[].in=pci_cbe.d[7..4];

my_CBE_be[].oe=FRAME0;

out_AD[]=my_AD_address[];

out_AD[]=my_AD_data[];

AD[]=out_AD[];

out_CBE[]=my_CBE_c[];

out_CBE[]=my_CBE_be[];

CBE[]=out_CBE[];

END;

2.2 單片機(jī)PCI讀寫C語(yǔ)言程序設(shè)計(jì)

在CPLD在幫助下，單片機(jī)讀寫PCI設(shè)備就變得相當(dāng)簡(jiǎn)單。首先，將pci_cbe等寄存器都聲明為外部存儲(chǔ)器變量，并根據(jù)CPLD的設(shè)計(jì)指定地址。然后，傳遞適當(dāng)?shù)?a target="_blank">參數(shù)給以下兩個(gè)讀寫子函數(shù)，即可完成對(duì)PCI設(shè)備配置空間、I/O空間、存儲(chǔ)器空間的讀寫操作。從PCI設(shè)備的返回?cái)?shù)據(jù)存放在全局變量savedata中。

實(shí)際上在寫PCI設(shè)備時(shí)，也可以從pci_data中得到返回?cái)?shù)據(jù)。這個(gè)數(shù)據(jù)必須等于往PCI設(shè)備寫的數(shù)據(jù)，原因參見ABEL HDL設(shè)計(jì)部分。利用這一點(diǎn)可以進(jìn)行差錯(cuò)檢驗(yàn)和故障判斷，視具體應(yīng)用而定。

bdate unigned char request;

sbit IRDY0=request^4;

sbit FRAME0=request^5;

sbit VALID=request^7;

void readpci(unsigned char addr,unsigned char cbe){

pci_address0=addr;

pci_cbe=cbe;

request=pci_request;

while(!IRDY0 & FRAME0)) request=pci_request;

savedata0=pci_data0;

savedata1=pci_data1;

savedata2=pci_data2;

savedata3=pci_data3;

if(!VALID)printf("Data read is invalid! ");

}

void writepci(uchar addr,uchar value0,uchar cbe){

data uchar temp;

pci_address0=addr;

pci_datas0=value0;

pci_cbe=cbe;

request=pci_request;

while(!(IRDY0 & FRAME0)) request=pci_request;

if(!VALID)printf("Data write is invalid!");