基于單片機(jī)與FPGA的總線接口邏輯設(shè)計(jì)

長期以來,單片機(jī)以其性能價(jià)格比高、體積小、功能靈活、可靠性高、易于人機(jī)對話和良好的數(shù)據(jù)處理能力等方面所具有的獨(dú)特優(yōu)點(diǎn),被廣泛應(yīng)用于各個(gè)領(lǐng)域。但受其內(nèi)部資源的限制，在很多應(yīng)用中，單片機(jī)需要在片外擴(kuò)展相關(guān)資源，如程序存儲器、數(shù)據(jù)存儲器、I/O口以及中斷源等。隨著可編程邏輯器件(PLD)及EDA技術(shù)的發(fā)展，在系統(tǒng)設(shè)計(jì)中經(jīng)常會用到FPGA/CPLD來擴(kuò)展單片機(jī)的相關(guān)資源，使其有機(jī)結(jié)合，縮短開發(fā)周期，適應(yīng)市場需要。FPGA/CPLD具有高速、高可靠以及開發(fā)便捷、規(guī)范等優(yōu)點(diǎn)，在功能上與單片機(jī)有很強(qiáng)的互補(bǔ)性。以此兩類器件相結(jié)合的電路結(jié)構(gòu)在許多高性能儀器儀表和電子產(chǎn)品中被廣泛應(yīng)用。基于這種需求，筆者設(shè)計(jì)了MCS51單片機(jī)與FPGA/CPLD的總線接口邏輯電路，實(shí)現(xiàn)了單片機(jī)與FPGA/CPLD數(shù)據(jù)與控制信息的可靠通信，使FPGA/CPLD與單片機(jī)優(yōu)勢互補(bǔ)，組成靈活的、軟硬件都可現(xiàn)場編程的控制系統(tǒng)。

1　單片機(jī)與FPGA/CPLD的接口方式

單片機(jī)與FPGA/CPLD的接口方式一般有兩種，即總線方式與獨(dú)立方式。

1.1　總線方式

MCS51單片機(jī)具有很強(qiáng)的外部總線擴(kuò)展能力，利用片外三總線結(jié)構(gòu)（即數(shù)據(jù)總線、地址總線、控制總線）很容易實(shí)現(xiàn)單片機(jī)與FPGA/CPLD的總線接口。其基本原理框圖如圖1所示。

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圖1　總線方式原理框圖

單片機(jī)與FPGA/CPLD以總線方式通信的邏輯設(shè)計(jì)，重要的是要詳細(xì)了解單片機(jī)的總線讀寫時(shí)序，根據(jù)時(shí)序圖來設(shè)計(jì)邏輯結(jié)構(gòu)，其通信的時(shí)序必須遵循單片機(jī)內(nèi)固定的總線方式讀/寫時(shí)序。FPGA/CPLD的邏輯設(shè)計(jì)也相對比較復(fù)雜，在程序設(shè)計(jì)上必須與接口的單片機(jī)程序相結(jié)合，嚴(yán)格安排單片機(jī)能訪問的I/O空間。但是，單片機(jī)以總線方式與FPGA/CPLD進(jìn)行數(shù)據(jù)與控制信息通信也有許多優(yōu)點(diǎn)：
◆ 速度快。其通信工作時(shí)序是純硬件行為，對于MCS51單片機(jī)，只需一條單字節(jié)指令就能完成所需的讀/寫時(shí)序，如“MOV @DPTR,A”和“MOV A,@DPTR”。
◆ 節(jié)省PLD芯片的I/O口線。僅通過19根I/O口線，就能在FPGA/CPLD與單片機(jī)之間進(jìn)行各種類型的數(shù)據(jù)與控制信息交換。
◆ 相對于非總線方式，單片機(jī)編程簡捷，控制可靠。
◆ 在CPLD/FPGA中通過邏輯切換，單片機(jī)易于與SRAM或ROM接口。這種方式有許多實(shí)用之處，如利用類似于微處理器系統(tǒng)的DMA的工作方式，首先由FPGA/CPLD與接口的高速器件進(jìn)行高速數(shù)據(jù)采樣，并將數(shù)據(jù)暫存于SRAM中采樣結(jié)束后，通過切換，使單片機(jī)與SRAM以總線方式進(jìn)行數(shù)據(jù)通信，以便發(fā)揮單片機(jī)強(qiáng)大的數(shù)據(jù)處理能力。

1.2　獨(dú)立方式

與總線接口方式不同，幾乎所有單片機(jī)都能以獨(dú)立接口方式與FPGA/CPLD進(jìn)行通信，其通信的時(shí)序方式可由所設(shè)計(jì)的軟件自由決定，形式靈活多樣。其最大的優(yōu)點(diǎn)是FPGA/CPLD中的接口邏輯無需遵循單片機(jī)內(nèi)固定總線方式的讀/寫時(shí)序。FPGA/CPLD的邏輯設(shè)計(jì)與接口的單片機(jī)程序設(shè)計(jì)可以分先后相對獨(dú)立地完成。事實(shí)上，目前許多流行的單片機(jī)已無總線工作方式，采用獨(dú)立方式可以很好地使它們與FPGA/CPLD結(jié)合。獨(dú)立方式的接口設(shè)計(jì)方法比較簡單，其基本原理框圖如圖2所示。直接將單片機(jī)的I/O端口線與FPGA/CPLD的I/O相連即可。

圖2　獨(dú)立方式原理框圖

2　總線接口邏輯設(shè)計(jì)

由于單片機(jī)以總線方式與FPGA/CPLD進(jìn)行數(shù)據(jù)與控制信息通信有許多優(yōu)點(diǎn)，因此在設(shè)計(jì)中，單片機(jī)與FPGA/CPLD接口采用總線方式。

2.1　接口設(shè)計(jì)思想

對MCS51單片機(jī)與FPGA/CPLD以總線方式通信的邏輯接口設(shè)計(jì)，應(yīng)該詳細(xì)了解MCS51單片機(jī)的總線讀/寫時(shí)序，并根據(jù)時(shí)序圖來設(shè)計(jì)邏輯結(jié)構(gòu)。MCS51單片機(jī)總線讀/寫的時(shí)序如圖3所示，其時(shí)序電平變化速度與單片機(jī)工作時(shí)鐘頻率有關(guān)。

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圖3　MCS51單片機(jī)總線讀/寫時(shí)序

CLK為單片機(jī)時(shí)鐘信號，ALE為地址鎖存使能信號。在讀/寫周期開始后，CPU把低8位地址送到P0口總線上，把高8位地址送到P2口總線上，利用ALE下降沿可將低8位地址鎖存于地址鎖存器中，而高8位地址信息一直鎖存在P2口鎖存器中；同時(shí)單片機(jī)利用讀指令允許信號PSEN的低電平從ROM中將指令從P0口讀入，其指令讀入的時(shí)機(jī)是在PSEN的上升沿之前。接下來，由P2口和P0口分別輸出高8位和低8位數(shù)據(jù)地址，并由ALE的下降沿將P0口的低8位地址鎖存于地址鎖存器。然后根據(jù)讀/寫信號的狀態(tài)讀寫外部數(shù)據(jù)，把數(shù)據(jù)送到P0口總線上;數(shù)據(jù)讀/寫的時(shí)機(jī)是在讀/寫信號的上升沿之前，將數(shù)據(jù)讀入單片機(jī)或?qū)懭氡粚ぶ返牡刂穯卧?。?dāng)讀/寫信號變?yōu)闊o效電平后，P0口總線變?yōu)閼腋顟B(tài)，為下次總線讀/寫做好準(zhǔn)備。