有時我們對時序約束進行了一些調整，希望能夠快速看到對應的時序報告，而又不希望重新布局布線。這時，我們....
vivado -mode tcl和vivado -mode batch有什么區(qū)別？
隨著FPGA規(guī)模的增大，設計復雜度的增加，Vivado編譯時間成為一個不可回避的話題。尤其是一些基于....
典型的全雙工（Full Duplex）系統(tǒng)如下圖所示，芯片1和芯片2之間有彼此獨立的數(shù)據(jù)傳輸線，這意....
從綜合角度看，Vivado 2024.1對SystemVerilog和VHDL-2019的一些特性開....
Vivado 2024.1已正式發(fā)布，今天我們就來看看新版本帶來了哪些新特性。
對于邏輯級數(shù)較大的路徑，常用的時序收斂的方法之一就是采用Retiming（中文翻譯為重定時）。Ret....
典型的排序算法包括冒泡排序、選擇排序、插入排序、歸并排序、快速排序、希爾排序、計數(shù)排序、雙調排序等。
FPGA設計中，生成時鐘分為兩大類：自動生成時鐘和用戶生成時鐘。
采用UltraScale/UltraScale+芯片進行DFX設計時，建議從以下角度對設計進行檢查。
生成時鐘包括自動生成時鐘（又稱為自動衍生時鐘）和用戶生成時鐘。自動生成時鐘通常由PLL或MMCM生成....
UltraScale/UltraScale+芯片開始支持BUFG_*、PLL和MMCM出現(xiàn)在動態(tài)區(qū)，....
對于UltraScale/UltraScale+芯片，幾乎FPGA內部所有組件都是可以部分可重配置的
Fullconfiguration bitstreams對應的是靜態(tài)區(qū)加動態(tài)區(qū)的完整設計，因此，該文....
假定設計中存在兩個RP，分別為RP1和RP2，那么就要避免出現(xiàn)RP1輸出直接連接到RP2或者相反從R....
相比于Project模式，Vivado Non-Project模式可以提供用戶更多的控制權，進而用戶....
針對DFX設計，Vivado提供了命令report_pr_configuration_analysi....
選項-complexity聚焦在設計的資源使用情況，會給出指定RP下各RM的資源使用情況，同時給出各....
FIFO為什么不能正常工作？復位信號有效長度不夠，接口時序不匹配，可看下面這篇文章。 本文將介紹： ....
我們再從對可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢。針對硬件設計....
談到SystemVerilog，很多工程師都認為SystemVerilog僅僅是一門驗證語言，事實上....
SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊inter....
談到package，用過VHDL的工程師并不陌生。實際上，SystemVerilog中的packag....
DFX模式下要求在設計的頂層文件，每個RP對應的RM只以一個空的接口形式存在，這樣對頂層綜合時，RM....
DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partia....
命令set_multicycle_path常用來約束放松路徑的約束。通常情況下，這種路徑具有一個典型....
在FPGA設計中，我們經常會碰到這樣的情形：從快時鐘域到慢時鐘域完成位寬轉換，這時，這兩個時鐘是同步....
Vivado提供了豐富的Implementation Strategy，如下圖所示。這使得掃描策略成....
Vivado以IP為核心的設計理念的一個重要支撐就是IP Integrator（簡稱IPI，IP集成....
在常規(guī)非DFX（DynamicFunction eXchange）的Vivado設計中，我們可能會碰....
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