針對UltraScale/UltraScale+芯片DFX應(yīng)考慮的因素有哪些（2）

UltraScale/UltraScale+芯片開始支持BUFG_*、PLL和MMCM出現(xiàn)在動態(tài)區(qū)，在7系列FPGA中這些時鐘資源只能在靜態(tài)區(qū)。當(dāng)這些時鐘資源出現(xiàn)在動態(tài)區(qū)時應(yīng)遵循如下規(guī)則：

動態(tài)區(qū)的Pblock

動態(tài)區(qū)的Pblock形狀最好是標(biāo)準(zhǔn)的矩形。如果這個Pblock是由多個矩形共同構(gòu)成，那么最高的那個矩形應(yīng)和時鐘區(qū)域邊界對齊。避免出現(xiàn)U形或H形Pblock。U形Pblock如下圖所示。這會增大布線難度。

類似地，在動態(tài)區(qū)中間出現(xiàn)小的靜態(tài)區(qū)，如下圖所示，I/O列位于動態(tài)區(qū)Pblock夾縫中，這是允許的，但仍然要盡量避免，因?yàn)樵诮锹涮幦菀壮霈F(xiàn)布線擁塞。

如下圖所示的這種樓梯形狀的Pblock也要避免，同樣會在拐角處導(dǎo)致布線擁塞。

還需要注意的是同一個時鐘區(qū)域只可以存在一個RP對應(yīng)的Pblock，換言之，不支持時鐘區(qū)域被多個RP共享，即使Pblock并未發(fā)生重疊。

CLOCK_ROOT

當(dāng)Pblock是由多個矩形構(gòu)成時，工具會自動將RM內(nèi)時鐘的CLOCK_ROOT放置在最高的矩形對應(yīng)的Pblock所在的時鐘區(qū)域內(nèi)。

但是，如果用戶通過屬性USER_CLOCK_ROOT提前約束了該時鐘的CLOCK_ROOT，工具就會遵循這個約束值。

這就可能出現(xiàn)USER_CLOCK_ROOT的值不合理的情形即不是最高矩形Pblock所在的時鐘區(qū)域內(nèi)，這就很容易導(dǎo)致布線失敗。

如下圖所示，如果USER_CLOCK_ROOT的值為X2Y2，對應(yīng)Pblock左上角的時鐘區(qū)域，那么時鐘布線是無法到達(dá)Pblock

右下角即X3Y1時鐘區(qū)域的。相反，如果USER_CLOCK_ROOT設(shè)定為X3Y1或X3Y2，那么就不會出現(xiàn)布線失敗的問題。

當(dāng)動態(tài)區(qū)的時鐘是由BUFG_GT驅(qū)動（顯然BUFG_GT的輸入來自于高速收發(fā)器的輸出）時，需要注意BUFG_GT驅(qū)動的時鐘要求其CLOCK_ROOT和BUFG_GT在同一個時鐘區(qū)域內(nèi)。

如果該時鐘區(qū)域不是最高的Pblock對應(yīng)的時鐘區(qū)域，同樣會出現(xiàn)布線失敗。

這時解決方案是：復(fù)制BUFG_GT，一個和GT連接給GT邏輯用，一個給用戶邏輯用，這樣每個時鐘就可以單獨(dú)設(shè)置自己的CLOCK_ROOT。

全局時鐘使用規(guī)則

如果時鐘源在RM（RP1）內(nèi)，那么該時鐘既可以驅(qū)動靜態(tài)區(qū)的邏輯，也可以驅(qū)動其他RM（RP2）內(nèi)的邏輯。

但需要注意：因?yàn)闀r鐘源是在RP1對應(yīng)的RM內(nèi)，因此RP1下的所有RM時鐘拓?fù)浣Y(jié)構(gòu)必須保持一致，即如果RP1/RM1使用的是MMCM+BUFGCE的結(jié)構(gòu)，那么RP1/RM2也必須使用此結(jié)構(gòu)，這樣時鐘走線才能保持一致。但可以允許RP1/RM1和RP1/RM2內(nèi)MMCM的參數(shù)不同，以支持不同的輸出頻率。

因?yàn)闀r鐘源在動態(tài)區(qū)，如果動態(tài)區(qū)產(chǎn)生的時鐘要驅(qū)動靜態(tài)區(qū)的邏輯，那么對該時鐘也要做隔離。常規(guī)信號可采用2:1的MUX進(jìn)行隔離，但對于高扇出的時鐘信號是不能采用此隔離方案的。這時可使用BUFGMUX，或者在重配置時將靜態(tài)區(qū)的邏輯置于復(fù)位狀態(tài)。

審核編輯：劉清