采用UltraScale/UltraScale+芯片的DFX設(shè)計注意事項

采用UltraScale/UltraScale+芯片進行DFX設(shè)計時，建議從以下角度對設(shè)計進行檢查。

動態(tài)區(qū)是否包含全局時鐘緩沖器或MMCM/PLL？

當這些時鐘物理單元出現(xiàn)在動態(tài)區(qū)，那么相關(guān)的物理單元都要以PU（Programmable Unit）的一部分出現(xiàn)在動態(tài)區(qū)。如下圖所示，圖中紅色標記為MMCM，黃色標記為相關(guān)的PU，包括以整個Clock Region為高度的I/O Bank，與之緊鄰共享布線資源的CLB。

這就意味著在畫Pblock時，Pblock的高度要Clock Region對齊，同時Pblock的形狀最好為矩形。一旦為其他形狀，最高的矩形部分必須與Clock Region對齊且包含I/O Bank和相應的全局時鐘緩沖器或MMCM/PLL，如下圖所示。圖中右側(cè)高亮矩形為最高的矩形，其邊界與Clock Region對齊，且包含上圖所示的黃色區(qū)域。

是否使用了下列邏輯單元： BSCAN/DCIRESET/FRAME_ECC/ICAP/STARTUP/USR_ACCESS？

這些模塊必須放置在靜態(tài)區(qū)。

是否設(shè)置了Pblock的邊界？

對于UltraScale/UltraScale+芯片，DFX設(shè)計時Pblock的X軸邊界（水平方向）可以是PU如CLB、BRAM、DSP等，Y軸（豎直方向）邊界可以時鐘區(qū)域（CR）或IO Bank為邊界，如果動態(tài)區(qū)包含了時鐘緩沖器，那么整個CR都要在動態(tài)區(qū)。

如果是SSI芯片，動態(tài)區(qū)是否跨die？

如果目標芯片為SSI芯片，建議將動態(tài)區(qū)放置在一個SLR內(nèi)。如果不可避免動態(tài)區(qū)要跨die，那么就要保證足夠的跨die資源（LAGUNA寄存器）可用。這時最好將die邊界的時鐘區(qū)域放置在動態(tài)區(qū)，例如，目標芯片為xcvu5p，有兩個die。動態(tài)區(qū)如果在die1，那么還要包括die0的邊界CR，即die1+CR（die0邊界）。

高速收發(fā)器是否在動態(tài)區(qū)？

UltraScale/UltraScale+的GT是支持動態(tài)可重配置的，如果GT出現(xiàn)在動態(tài)區(qū)，那么GT所在的整個Quad包括GT_CHANNEL、GT_COMMON和BUFG_GT都必須包含在對應的動態(tài)區(qū)。

輸入/輸出管腳是否出現(xiàn)在動態(tài)區(qū)？

如果輸入/輸出管腳出現(xiàn)在動態(tài)區(qū)，那么I/O管腳所在的Bank包括I/O邏輯（XiPhy）和時鐘資源也要在動態(tài)區(qū)。同時同一個RP下的不同RM的I/O電平標準和方向必須保持一致，且要遵循DCI級聯(lián)規(guī)則。

同一個RP下的邏輯是否要封裝在一起？

DFX的直觀體現(xiàn)是同一個RP下有不同的RM，所以要動態(tài)可重配置的邏輯單元必須封裝在一個RM內(nèi)。

關(guān)鍵路徑是否在RM內(nèi)？

RP的邊界會限制一些優(yōu)化，因此，建議將關(guān)鍵路徑放置在RM內(nèi)。方法是將RM的輸入/輸出管腳都用流水寄存器打一拍，即給RM的信號在RM內(nèi)先打一拍再使用，RM輸出的信號先打一拍再給出去。

Pblock是否合理？

Pblock的高度應與CR高度一致，以CR為邊界。若存在多個RP，避免RP共享同一個CR。Pblock的寬度以PU為準進行劃分。Pblock的形狀為標準矩形，避免階梯或回子形等特殊形狀。

在RM輸出端口是否設(shè)置了解耦邏輯？

在加載RP的部分bit文件時，RM輸出端口呈現(xiàn)不確定狀態(tài)，這時要添加解耦邏輯，以防止加載過程干擾動態(tài)區(qū)正常工作。

是否對configuration進行了驗證？

要使用命令pr_verify對所有的configuration進行驗證，保證匹配。

對綜合后的設(shè)計是否執(zhí)行了DRC檢查？

對于DFX設(shè)計，綜合后的DRC檢查尤為重要，這可在設(shè)計早期發(fā)現(xiàn)潛在的問題。

是否要對RM側(cè)進行調(diào)試？

如果需要，具體方法可參考這篇文章。 如何對DFX設(shè)計進行調(diào)試？

審核編輯：湯梓紅