零延遲時(shí)鐘頻率合成器技術(shù)應(yīng)用分解

零延遲指的是時(shí)鐘頻率合成器能夠提供與時(shí)鐘參考源邊沿對(duì)齊的輸出信號(hào)，其應(yīng)用包括許多同步系統(tǒng)，如SONET和SDH網(wǎng)絡(luò)、高速網(wǎng)絡(luò)服務(wù)器、網(wǎng)絡(luò)線路卡以及用于W-CDMA和Wi-Fi的基帶定時(shí)等。

零延遲架構(gòu)

集成零延遲時(shí)鐘頻率合成器至少需要三個(gè)構(gòu)建模塊（見圖1）。第一個(gè)構(gòu)建模塊是鎖相環(huán)（PLL），它可以是常見的模擬類型或較新型的全數(shù)字設(shè)計(jì)。第二個(gè)構(gòu)建模塊是具有匹配傳播延遲的兩個(gè)（或更多）輸出驅(qū)動(dòng)器。第三個(gè)構(gòu)建模塊是PLL反饋路徑中的可變延遲元件。此外，零延遲架構(gòu)要求從合成器輸出到關(guān)聯(lián)目標(biāo)器件的互連延遲等同。等同的互連延遲是零延遲架構(gòu)的基本組成部分，沒有它，目標(biāo)器件將無法實(shí)現(xiàn)時(shí)鐘沿對(duì)齊。

圖1. 通用零延遲頻率合成器

零延遲操作

要了解零延遲操作，請(qǐng)參考圖2,它是圖1所示零延遲架構(gòu)的時(shí)序圖。注意，PLL的動(dòng)作使得A點(diǎn)的時(shí)鐘沿與REF時(shí)鐘沿對(duì)齊?？勺冄舆t元件位于PLL反饋路徑中，這意味著B點(diǎn)的時(shí)鐘沿比A點(diǎn)的時(shí)鐘沿提前一個(gè)可變延遲量。

圖2. 零延遲時(shí)序圖

將可變延遲設(shè)置為輸出驅(qū)動(dòng)器傳播延遲與互連延遲之和，這樣C點(diǎn)的時(shí)鐘沿就與A點(diǎn)的時(shí)鐘沿重合，而A點(diǎn)的時(shí)鐘沿與REF時(shí)鐘沿重合，因此，REF與目標(biāo)器件A的時(shí)鐘沿對(duì)齊。此外，由于輸出驅(qū)動(dòng)器共享同一輸入信號(hào)，并且該信號(hào)在經(jīng)過各驅(qū)動(dòng)器和各互連時(shí)均發(fā)生相同的延遲，因此REF時(shí)鐘沿不僅與目標(biāo)器件A的時(shí)鐘沿對(duì)齊，而且與目標(biāo)器件B的時(shí)鐘沿對(duì)齊。事實(shí)上，只要所有驅(qū)動(dòng)器表現(xiàn)出相同的傳播延遲，并且所有互連具有相同的延遲，就可以將上述概念擴(kuò)展到所需的許多輸出。

圖2中的時(shí)序圖顯示，PLL提供的頻率轉(zhuǎn)換比為1（即fREF = fOUT），這可以簡化說明，但并不是必需的。事實(shí)上，任何能夠提供整數(shù)（或整數(shù)倒數(shù)）輸出/輸入頻率比的倍頻或分頻系數(shù)都是可以接受的。一般而言，輸入和輸出信號(hào)的頻率必須諧波相關(guān)，時(shí)鐘沿對(duì)齊才有意義。

必須注意，"零延遲"的適用對(duì)象是相對(duì)時(shí)間，而不是絕對(duì)時(shí)間。圖2清楚地顯示，可變延遲元件導(dǎo)致B點(diǎn)的時(shí)鐘沿先于REF時(shí)鐘沿。顯然，在絕對(duì)時(shí)間中，時(shí)間無法倒流，B點(diǎn)的時(shí)鐘沿不可能先于REF時(shí)鐘沿。事實(shí)上，B點(diǎn)的絕對(duì)時(shí)鐘沿至少比REF時(shí)鐘沿落后一個(gè)完整的時(shí)鐘周期（減去可變延遲）。在實(shí)際的定時(shí)應(yīng)用中，時(shí)鐘沿只需要相對(duì)于參考時(shí)鐘對(duì)齊，因此使用"零延遲"這一術(shù)語完全妥當(dāng)。

圖1用于說明零延遲架構(gòu)的概念是有益的，但要作為一種集成解決方案，它是有局限性的。更一般的解決方案是在PLL的REF和反饋路徑中各包括一個(gè)可編程分頻器（見圖3）。利用REF和反饋分頻器，單一器件就能設(shè)置不同的輸入/輸出頻率比，從而滿足許多應(yīng)用的需求。然而，對(duì)于零延遲應(yīng)用，只有諧波相關(guān)的輸入/輸出頻率比才是有意義的。注意，REF路徑中出現(xiàn)了第二個(gè)可變延遲單元，其主要作用是對(duì)REF分頻器造成的延遲進(jìn)行邊沿時(shí)序補(bǔ)償。

圖3. 通用零延遲頻率合成器

通用零延遲架構(gòu)的進(jìn)一步擴(kuò)展是從外部訪問PLL反饋路徑，這將使得零延遲架構(gòu)能夠支持外部扇出緩沖器，如圖4所示。

圖4. 外部零延遲架構(gòu)

集成解決方案

AD9520和AD9522是通用時(shí)鐘頻率合成器，能夠?yàn)樵S多應(yīng)用提供集成零延遲解決方案。兩款器件的唯一區(qū)別是AD9520采用LVPECL輸出驅(qū)動(dòng)器，AD9522則采用LVDS驅(qū)動(dòng)器。任一款器件的輸出驅(qū)動(dòng)器都可以編程為CMOS.圖5所示為AD9520/AD9522的功能框圖。

圖5. AD9520/AD9522功能框圖

該器件具有一個(gè)串行編程接口，支持廣泛的時(shí)鐘合成解決方案，靈活的架構(gòu)同時(shí)支持內(nèi)部和外部零延遲應(yīng)用。AD9520/AD9522的PLL部分由PFD/電荷泵、外部環(huán)路濾波器和集成VCO（帶可選K分頻器）組成。R分頻器為參考分頻器，N分頻器為反饋分頻器。每個(gè)分頻器后置一個(gè)可編程延遲單元。兩個(gè)可編程延遲單元均以大約120 ps的步進(jìn)提供大約1100 ps的延遲調(diào)整。AD9520/AD9522具有12個(gè)輸出驅(qū)動(dòng)器（通道0至通道11），分為4組，每組包括三個(gè)驅(qū)動(dòng)器。此外，各組通道都能訪問可選的通道分頻器（M0至M3）。

通道分頻器提供額外的分頻功能，增強(qiáng)了器件在頻率合成應(yīng)用中的靈活性。除分頻外，通道分頻器還提供邊沿時(shí)序

粗調(diào)功能。各通道分頻器的輸出邊沿時(shí)序是可編程的，編程步進(jìn)為ΔT（最多32步），其中ΔT = 1/fCLK,fCLK為通道分頻器的輸入頻率。

通道分頻器雖然增強(qiáng)了AD9520/AD9522的頻率合成能力，但也使涉及零延遲的應(yīng)用更加復(fù)雜，原因是零延遲架構(gòu)要求從PLL輸出端到各輸出驅(qū)動(dòng)器輸入端的延遲等同，通道分頻器的存在破壞了這種延遲等同性，除非用戶采取適當(dāng)?shù)拇胧?。具體而言，對(duì)于任何用來執(zhí)行零延遲功能的通道必須同等對(duì)待。也就是說，如果一組零延遲輸出采用通道分頻器，則其他零延遲輸出也必須采用通道分頻器。此外，必須對(duì)零延遲輸出相關(guān)的所有通道分頻器應(yīng)用相同的分頻和延遲值。這些措施可以確保所有通道從PLL輸出端到各通道驅(qū)動(dòng)器輸出端的延遲相同（至少通道之間的內(nèi)部延遲匹配）。

時(shí)序誤差：偏斜和偏移

理論上，如果外部互連延遲完全一致，則出現(xiàn)在零延遲平面的時(shí)鐘信號(hào)與REF信號(hào)邊沿對(duì)齊。然而，實(shí)際應(yīng)用中通常存在兩類時(shí)序誤差。一類是時(shí)序偏斜，它是指邊沿對(duì)齊存在細(xì)微的偏差，這些偏差隨機(jī)分布于多個(gè)時(shí)鐘信號(hào)中。另一類是時(shí)序偏移，它是指邊沿對(duì)齊的恒定偏移（相對(duì)于REF信號(hào)），對(duì)所有輸出時(shí)鐘信號(hào)都相同。

時(shí)序偏斜的一個(gè)誤差源是器件本身。器件各輸出通道的傳播延遲存在細(xì)微的差異，這是內(nèi)部時(shí)序偏斜產(chǎn)生的原因。雖然AD9520/AD9522的設(shè)計(jì)人員力圖將時(shí)序偏斜降至最小，但仍存在一些無法避免的偏差。時(shí)序偏斜的另一個(gè)是外部互連的物理或電氣長度存在細(xì)微的誤差。

在這兩個(gè)時(shí)序偏斜源中，內(nèi)部偏斜源相比于外部偏斜源通常可以忽略不計(jì)。當(dāng)使用AD9520 LVPECL輸出時(shí)，情況更是如此，所有通道間的偏斜只有大約50 ps.即便使用AD9520/AD9522 CMOS或AD9522 LVDS輸出，所有通道間的偏斜分別也只有大約300 ps或200 ps.然而，如果用

戶努力通過設(shè)計(jì)消除外部偏斜，那么內(nèi)部偏斜就可能成為主要的偏斜源。應(yīng)當(dāng)注意，在實(shí)際應(yīng)用中，一定量的時(shí)序偏斜是不可避免的，設(shè)計(jì)人員必須確定特定應(yīng)用的最大容許時(shí)序偏斜，然后據(jù)此進(jìn)行設(shè)計(jì)。

另一類時(shí)序誤差，即時(shí)序偏移，在AD9520/AD9522的內(nèi)部和外部零延遲架構(gòu)中具有不同的表現(xiàn)。對(duì)于內(nèi)部架構(gòu)，需要考慮兩點(diǎn)（見圖6）。第一，輸出驅(qū)動(dòng)器位于PLL反饋路徑外部，因此其傳播延遲表現(xiàn)為相對(duì)于REF信號(hào)的時(shí)序偏移。對(duì)于AD9520 LVPECL驅(qū)動(dòng)器，該偏移量約為100 ps,AD9522 LVDS驅(qū)動(dòng)器約為1400 ps,AD9520/AD9522 CMOS驅(qū)動(dòng)器約為1900 ps.第二點(diǎn)考慮涉及到REF與反饋驅(qū)動(dòng)器路徑之間的固有延遲不匹配，原因是N分頻器與R分頻器存在根本上的區(qū)別，導(dǎo)致延遲不匹配。此外，REF路徑包括一個(gè)時(shí)鐘接收器級(jí)，因此REF路徑的延遲比反饋路徑多出大約900 ps（假設(shè)可變延遲單元被旁路或具有相同的延遲值），這意味著LVPECL、LVDS和CMOS輸出的總不可調(diào)整偏移分別為1000 ps、2300 ps和2800 ps.

圖6. AD9520/AD9522內(nèi)部零延遲時(shí)序偏移誤差

通過旁路REF路徑中的可變延遲單元，并且使能反饋路徑中的可變延遲單元，可以減小該固有偏移。反饋路徑中的可變延遲單元提供1100 ps的調(diào)整范圍，因此全部1000 ps的固有偏移（使用LVPECL輸出時(shí)）都能得以消除。然而，當(dāng)使用LVDS或CMOS輸出時(shí)，偏移僅可減小到大約1200 ps或1700 ps（固有偏移超出最大調(diào)整范圍的量）。任何情況下，設(shè)計(jì)人員必須確保殘余時(shí)序偏移不超過特定應(yīng)用的最大容許限值。

圖7和圖8所示為使用內(nèi)部零延遲架構(gòu)的實(shí)際時(shí)域測(cè)量結(jié)果。這些圖證明，使用AD9520 LVPECL輸出時(shí)，時(shí)序偏移幾乎被完全消除。測(cè)量使用匹配的探針進(jìn)行，探針直接連接到器件的REF輸入和OUT1引腳。

圖7. 內(nèi)部零延遲固有偏移時(shí)序誤差（AD9520）

圖8. 內(nèi)部零延遲調(diào)整后的偏移時(shí)序（AD9520）

使用外部零延遲架構(gòu)時(shí)，驅(qū)動(dòng)器（及任何外部緩沖器）包括在PLL的反饋路徑中，因此輸出驅(qū)動(dòng)器的傳播延遲對(duì)偏移時(shí)序誤差無影響（見圖9）。PLL能夠有效吸收OUT0緩沖器（任選）的傳播延遲和經(jīng)過外部電路的延遲。然而，像內(nèi)部零延遲架構(gòu)一樣，REF與反饋驅(qū)動(dòng)器路徑之間仍然存在固有的延遲不匹配，此外，對(duì)于外部架構(gòu)，外部時(shí)鐘輸入需要一個(gè)時(shí)鐘接收器（顯示于N分頻器的輸入端）。整體偏移延遲為600 ps,比內(nèi)部架構(gòu)少300 ps,原因是外部時(shí)鐘輸入接收器具有額外的延遲。

圖9. AD9520/AD9522外部零延遲時(shí)序偏移誤差

由于固有偏移時(shí)序誤差僅為600 ps,因此可以將反饋路徑的可變延遲設(shè)置得比REF路徑的可變延遲大600 ps,從而消除誤差。當(dāng)然，可變延遲單元的粒度為120 ps,這意味著仍可能有最多60 ps的殘余偏移。因此，設(shè)計(jì)人員必須確保最多60 ps的殘余時(shí)序偏移不超過特定應(yīng)用的最大容許限值。

圖10和圖11所示為使用外部零延遲架構(gòu)的實(shí)際時(shí)域測(cè)量結(jié)果，證明時(shí)序偏移誤差幾乎被完全消除。測(cè)量使用匹配的探針進(jìn)行，探針直接連接到器件的REF輸入和外部時(shí)鐘引腳，OUT0反饋到外部時(shí)鐘輸入（類似于圖9）。

圖10. 外部零延遲固有偏移時(shí)序誤差（AD9520）

圖11. 外部零延遲調(diào)整后的偏移時(shí)序（AD9520）

涉及外部零延遲的考慮

在要求外部零延遲架構(gòu)的應(yīng)用中，務(wù)必避免引入過大的外部延遲以及將無用信號(hào)耦合到PLL反饋路徑。外部延遲可能導(dǎo)致PLL環(huán)路不穩(wěn)定，進(jìn)入PLL反饋路徑的無用信號(hào)則可能破壞輸出時(shí)鐘信號(hào)。

注意，外部信號(hào)路徑中出現(xiàn)的任何延遲都會(huì)成為PLL反饋環(huán)路的一部分。如果PLL環(huán)路帶寬太寬，外部路徑的額外延遲可能會(huì)使環(huán)路不穩(wěn)定。用戶應(yīng)選擇外部環(huán)路濾波器，使得環(huán)路帶寬能夠支持額外的延遲，同時(shí)仍能確保環(huán)路穩(wěn)定。

外部零延遲架構(gòu)的PLL反饋路徑中包括外部電路，意外進(jìn)入反饋路徑的無用信號(hào)可能會(huì)帶來嚴(yán)重問題，原因是進(jìn)入PLL反饋路徑的任何信號(hào)都會(huì)被PLL放大。因此，即使非常小的信號(hào)，也可能變大到輸出端無法接受的程度。適當(dāng)?shù)挠∷㈦娐钒宀季趾推帘渭夹g(shù)是防止無用信號(hào)侵入的最佳防護(hù)手段。