pll頻率合成器工作原理與pll頻率合成器的原理圖解釋

pll頻率合成器工作原理與pll頻率合成器的原理圖解釋

我們要搞清楚pll頻率合成器工作原理與pll頻率合成器的原理圖就要先搞清楚pll和頻率合成器的概念。

頻率合成器：將一個(gè)高穩(wěn)定度和高精度的標(biāo)準(zhǔn)頻率信號(hào)（經(jīng)過加減乘除四則運(yùn)算），產(chǎn)生同樣高穩(wěn)定度和高精度的大量離散頻率的技術(shù)。根據(jù)頻率合成原理所組成的設(shè)備或儀器稱為頻率合成器。

pll是鎖相環(huán) （phase locked loop），pll是一種用于鎖定相位的環(huán)路。鎖相環(huán)的控制量是信號(hào)的頻率和相位。它是一種典型的反饋控制電路，利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位，實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，最終呈現(xiàn)出動(dòng)態(tài)平衡。

鎖相環(huán)包括了三個(gè)部分：鑒相器（PD）、低通濾波器（LPF）、壓控晶體振蕩器（VCO）

外部輸入的參考信號(hào)Vin與反饋回路的輸出信號(hào)Vout通過鑒相器進(jìn)行比較，鑒相器輸出相位差信號(hào)，通過低通濾波器濾除信號(hào)中的高頻部分，再將信號(hào)給到壓控晶振，通過壓控晶振輸出一個(gè)穩(wěn)定的與給定參考信號(hào)相同頻率和相位的輸出，實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤。

pll頻率合成器工作原理

pll頻率合成器工作原理就是通過在鎖相環(huán)的參考輸入部分與反饋部分增加一個(gè)分頻器，實(shí)現(xiàn)頻率合成功能，進(jìn)而可以輸出穩(wěn)定的合成頻率。

鎖相頻率合成器是基于鎖相環(huán)路的同步原理，從一個(gè)高準(zhǔn)確度、高穩(wěn)定度的參考晶體振蕩器，合成許多離散頻率。即將某一基準(zhǔn)頻率經(jīng)過鎖相環(huán)（PLL）的作用，產(chǎn)生需要的頻率。

PLL（Phase-Locked Loop，鎖相環(huán)）頻率合成器是一種常用的電路，可以將一個(gè)參考信號(hào)的頻率鎖定到所需的輸出頻率。

PLL頻率合成器的工作原理如下：

參考信號(hào)輸入：將參考信號(hào)（例如晶振產(chǎn)生的穩(wěn)定信號(hào)）輸入PLL電路中的相位檢測(cè)器（Phase Detector，PD）中。

相位比較：將參考信號(hào)與頻率可調(diào)的參考分頻器輸出的信號(hào)進(jìn)行相位比較。相位比較器會(huì)將兩個(gè)信號(hào)的相位差轉(zhuǎn)化為一個(gè)寬度與相位差成正比的脈沖信號(hào)。

濾波器：將相位比較器輸出的脈沖信號(hào)通過一個(gè)低通濾波器進(jìn)行濾波，得到一個(gè)直流電壓作為控制電壓。

控制電壓輸出：將濾波后的直流電壓作為控制電壓輸入到VCO（Voltage Controlled Oscillator，電壓控制振蕩器）中，控制VCO的頻率輸出。

輸出信號(hào)調(diào)節(jié)：將VCO的輸出信號(hào)經(jīng)過分頻器分頻后得到所需的輸出頻率。如果輸出頻率與參考信號(hào)不匹配，則相位檢測(cè)器將繼續(xù)產(chǎn)生控制電壓，以調(diào)節(jié)VCO的頻率，直到輸出頻率與所需頻率相等為止。

PLL頻率合成器的工作原理類似于一個(gè)反饋控制系統(tǒng)，它能夠?qū)⒖夹盘?hào)的頻率與相位鎖定到所需的輸出頻率，并具有高精度、穩(wěn)定性和可調(diào)性等特點(diǎn)。PLL頻率合成器廣泛應(yīng)用于電子設(shè)備中，例如通信系統(tǒng)、廣播電視系統(tǒng)、雷達(dá)系統(tǒng)、音頻設(shè)備、計(jì)算機(jī)等。

PLL一般由頻率基準(zhǔn)、相位檢波器、電荷泵、環(huán)路濾波器和壓控振蕩器組成，而且一般基于pll的頻率合成器會(huì)增加兩個(gè)分頻器，一個(gè)用于降低基準(zhǔn)頻率，一個(gè)用于對(duì)壓控振蕩器（VCO）進(jìn)行分頻。

鎖相環(huán)（PLL）電路是由壓控振蕩器（VCO）和鑒相器組成的反饋系統(tǒng)，振蕩器信號(hào)跟蹤施加的頻率或相位調(diào)制信號(hào)是否具有正確的頻率和相位。需要從固定低頻率信號(hào)生成穩(wěn)定的高輸出頻率時(shí)，或者需要頻率快速變化時(shí)，都可以使用PLL。

PLL典型應(yīng)用包括采用高頻率、電信和測(cè)量技術(shù)實(shí)現(xiàn)濾波、調(diào)制和解調(diào)，以及實(shí)現(xiàn)頻率合成。

鎖相環(huán)（PLL）電路存在于各種高頻應(yīng)用中，從簡(jiǎn)單的時(shí)鐘凈化電路到用于高性能無(wú)線電通信鏈路的本振（LO），以及矢量網(wǎng)絡(luò)分析儀（VNA）中的超快開關(guān)頻率合成器。

pll頻率合成器的原理圖

如下圖所示，PLL頻率合成器是由參考頻率源、參考分頻器、相位比較器、環(huán)路濾波器、壓控振蕩器、可變分頻器構(gòu)成。參考分頻器對(duì)參考頻率源進(jìn)行分頻，輸出信號(hào)作為相位比較器參考信號(hào)?？勺兎诸l器對(duì)壓控振蕩器的輸出信號(hào)進(jìn)行分頻，分頻之后返回到相位比較器輸入端與參考信號(hào)進(jìn)行比較。當(dāng)環(huán)路處于鎖定時(shí)，有f1=f2，因?yàn)閒1=fr/M，f2=f0/N，所以有f0=Nfr/M.只要改變可變分頻器的分頻系數(shù)N，就可以輸出不同頻率的信號(hào)。

PLL（Phase Locked Loop）頻率合成器是一種電路，它可以通過將輸入信號(hào)的頻率鎖定到參考信號(hào)的頻率來(lái)生成一個(gè)穩(wěn)定的輸出信號(hào)。它通常由三個(gè)主要組件組成：相位檢測(cè)器（Phase Detector）、鎖相環(huán)濾波器（Loop Filter）和振蕩器（Voltage-Controlled Oscillator，VCO）。

首先，參考信號(hào)和輸入信號(hào)都被送入相位檢測(cè)器，該檢測(cè)器比較這兩個(gè)信號(hào)的相位差異，并輸出一個(gè)與相位差異成正比的電壓信號(hào)。

這個(gè)電壓信號(hào)接著被送入鎖相環(huán)濾波器，它將這個(gè)電壓信號(hào)進(jìn)行濾波和放大處理，并將輸出信號(hào)發(fā)送給振蕩器。

振蕩器的頻率是由它的控制電壓來(lái)控制的，因此它會(huì)調(diào)整自己的頻率，使得輸出頻率與輸入信號(hào)的頻率相同。

這個(gè)過程是通過反饋回路來(lái)實(shí)現(xiàn)的，振蕩器的輸出信號(hào)被重新輸入到相位檢測(cè)器中，與參考信號(hào)進(jìn)行比較，不斷地調(diào)整電壓信號(hào)，直到輸出信號(hào)的頻率與參考信號(hào)的頻率相匹配為止。

pll頻率合成器設(shè)計(jì)框圖解析

鎖相頻率合成器是基于鎖相環(huán)路的同步原理，從一個(gè)高準(zhǔn)確度、高穩(wěn)定度的參考晶體振蕩器，合成許多離散頻率。即將某一基準(zhǔn)頻率經(jīng)過鎖相環(huán)（PLL）的作用，產(chǎn)生需要的頻率。

晶體振蕩器的頻率fi經(jīng)M固定分頻后得到步進(jìn)參考頻率fREF，fREF信號(hào)作為鑒相器的基準(zhǔn)與N分頻器的輸出進(jìn)行比較，鑒相器的輸出Ud正比于兩路輸入信號(hào)的相位差，Ud經(jīng)環(huán)路濾波器得到一個(gè)平均電壓Uc，Uc控制壓控振蕩器（VCO）頻率f0的變化，使鑒相器的兩路輸入信號(hào)相位差不斷減小，直到鑒相器的輸出為零或?yàn)槟骋恢绷麟娖?，這時(shí)稱為鎖定。鎖定后的頻率為fi /M = f0 /N = fREF即f0 =（N/M）fi = N fREF。當(dāng)預(yù)置分頻數(shù)N變化時(shí)，輸出信號(hào)頻率f0跟隨著發(fā)生變化。

頻率合成器的主要指標(biāo)

1.輸出頻率范圍：頻率范圍是指頻率合成器輸出最低頻率和輸出最高頻率之間的變化范圍，包括中心頻率和帶寬兩個(gè)方面的含義。

2.調(diào)制性能：調(diào)制性能是指頻率合成器的輸出是否具有調(diào)幅（AM）、調(diào)頻（FM）和調(diào)相（PM）等功能。

3.頻率轉(zhuǎn)換時(shí)間：頻率轉(zhuǎn)換時(shí)間是指輸出頻率由一個(gè)頻率轉(zhuǎn)換到另一個(gè)頻率的時(shí)間。

4.頻率間隔：頻率間隔是指兩個(gè)輸出頻率的最小間隔，也稱頻率分辨率。不同用途的頻率合成器，對(duì)頻率間隔的要求是不同的，小到幾赫茲，大到兆赫量級(jí)。

5.頻率穩(wěn)定度：頻率穩(wěn)定度指在規(guī)定的時(shí)間間隔內(nèi)，頻率合成器輸出頻率偏離標(biāo)定值的數(shù)值，分為長(zhǎng)期、短期和瞬間等3種穩(wěn)定度。

6.頻譜純度：頻譜純度以雜散分量和相位噪聲來(lái)衡量，雜散又稱寄生信號(hào)，分為諧波分量和非諧波分量?jī)煞N，主要由頻率合成過程中的非線性失真產(chǎn)生;相位噪聲是衡量輸出信號(hào)相位抖動(dòng)大小的參數(shù)。

PLL頻率合成器選型有哪些關(guān)鍵性能參數(shù)

相位噪聲

對(duì)于給定功率水平的載波頻率，頻率合成器的相位噪聲為載波功率與規(guī)定頻率偏移（對(duì)于頻率合成器通常為1KHz）處1-Hz帶寬上的功率之比。帶內(nèi)（或近載波）相位噪聲主要取決于頻率合成器，單位為dBc/Hz;VCO噪聲貢獻(xiàn)在閉環(huán)中被高通濾波濾除。

參考雜散

是內(nèi)部計(jì)數(shù)器和以PFD頻率工作的電荷泵所產(chǎn)生的在離散偏移頻率上出現(xiàn)的頻率成為。電荷泵產(chǎn)生的不匹配高低電流、電荷泵泄露以及電源去耦不充分均會(huì)增加這種雜散。雜散音會(huì)混合在所需信號(hào)之上，降低接收機(jī)的靈敏度。

鎖定時(shí)間

PLL的鎖定時(shí)間是指它從一個(gè)指定頻率跳躍到給定頻率公差內(nèi)的另一個(gè)指定頻率所需的時(shí)間。跳躍大小一般由PLL在所分配的頻帶內(nèi)工作時(shí)必須完成的最大跳躍決定。GSM-900的步進(jìn)大小為45MHz，GSM-1800的步進(jìn)大小為95MHz。要求的頻率公差分別為90Hz和180Hz。PLL必須在不到1.5個(gè)時(shí)隙內(nèi)完成所需的頻率步進(jìn)，每個(gè)時(shí)隙為577μs。

頻率合成器的作用

頻率合成器是給微波掃頻信號(hào)提供一定分辨力的頻率參考信號(hào)，并對(duì)微波信號(hào)輸出頻率進(jìn)行逐點(diǎn)鎖定，以得到高準(zhǔn)確度和穩(wěn)定度的掃頻輸出信號(hào)。

根據(jù)不同工作原理，頻率合成器合成形式分為：直接頻率合成法、鎖相頻率合成法、直接數(shù)字頻率合成法。

案例解讀

1，集成鎖相環(huán)CD4046電路解讀

CD4046是通用的CMOS鎖相環(huán)集成電路，其特點(diǎn)是電源電壓范圍寬（為3V~8V），輸入阻抗高（約100M Ω），動(dòng)態(tài)功耗小，在中心頻率f0為10kHz下，功耗僅為600μW，屬微功耗器件。在電源電壓VDD=15V時(shí)最高頻率可達(dá)1.2MHz，常用在中、低頻段。CD4046內(nèi)部集成了相位比較器1、相位比較器2、壓控振蕩器以及線性放大器、源跟隨器、整形電路等。各引腳功能如下：

1腳是相位輸出端，環(huán)路人鎖時(shí)為高電平，環(huán)路失鎖時(shí)為低電平。2腳是相位比較器I的輸出端。3腳是比較信號(hào)輸入端。4腳是壓控振蕩器輸出端。5腳是禁止端，高電平時(shí)禁止，低電平時(shí)允許壓控振蕩器工作。6、7腳是外接振蕩電容端。8、16腳是電源的負(fù)端和正端。9腳是壓控振蕩器的控制端。10腳是解調(diào)輸出端，用于FM解調(diào)。11、12腳是外接振蕩電阻。13腳是相位比較器2的輸出端。14腳是信號(hào)輸入端。15腳是內(nèi)部獨(dú)立的齊納穩(wěn)壓管負(fù)極。圖5是CD4046內(nèi)部結(jié)構(gòu)圖，圖6是外圍電路連線圖。

相位比較器1采用異或門結(jié)構(gòu)，使用時(shí)要求輸入信號(hào)占空比為50%.當(dāng)兩路輸入信號(hào)的高低電平相異時(shí)，輸出信號(hào)為高電平，反之，輸出信號(hào)為低電平。相位比較器1的捕捉能力和濾波器有關(guān)，選擇合適的濾波器可以得到較寬的捕捉范圍。相位比較器2由一個(gè)信號(hào)的上升沿控制，它對(duì)輸入信號(hào)的占空比要求不高，允許輸入非對(duì)稱波形，具有很寬的捕捉范圍。相位比較器2的輸出和兩路輸入信號(hào)的頻率高低有關(guān)，當(dāng)14腳的輸入信號(hào)比3腳的比較信號(hào)頻率低時(shí)，輸出為邏輯“0”，反之則輸出邏輯“1”。如果兩信號(hào)的頻率相同而相位不同，當(dāng)輸人信號(hào)的相位滯后于比較信號(hào)時(shí)，相位比較器2輸出的為正脈沖，當(dāng)相位超前時(shí)則輸出為負(fù)脈沖。而當(dāng)兩個(gè)輸入脈沖的頻率和相位均相同時(shí)，相位比較器2的輸出為高阻態(tài)。壓控振蕩器需要外接電阻R1、R2和電容C1.R1、C1是充放電元件，電阻R2起頻率補(bǔ)償作用。VCO的振蕩頻率不僅和R1、R以及C1的取值有關(guān)，還和電源電壓有關(guān)，電源電壓越高振蕩頻率越高。

2.基于ADF4150HV鎖相環(huán)（PLL）的頻率合成器設(shè)計(jì)

圖1所示為基于PLL的頻率合成器框圖。VCO生成輸出信號(hào)。通過PLL將其保持在設(shè)定頻率，并鎖定到基準(zhǔn)頻率?；鶞?zhǔn)頻率通常由非常精準(zhǔn)的石英振蕩器提供。在鎖相環(huán)電路的反饋路徑部分，在鑒相器前通過分頻器提供可調(diào)的VCO分頻比。

圖1. 鎖相環(huán)框圖。

VCO包含可調(diào)的調(diào)諧元件，例如電容隨輸入電壓改變的變?nèi)?a target="_blank">二極管。因此，PLL電路可以算一種VCO反饋控制系統(tǒng)。VCO所需的輸入或控制電壓通常高于提給PLL電路的電源電壓。電源電壓一般為3.3 V或5 V，而VCO根據(jù)頻率需求可能需要高于20 V的電壓。要生成范圍更廣泛的頻率，可以使用具備更廣泛調(diào)諧范圍的VCO。圖2顯示了支持千兆赫范圍VCO的簡(jiǎn)單電路示例。

圖2. 用于ADF4150HV的高壓電荷泵電源簡(jiǎn)化電路。

AVCO可以使用Synergy Microwave Corporation的DCYS100200-12。該產(chǎn)品在 28 V （VTUNE）時(shí)產(chǎn)生2 GHz頻率，如圖3所示。

圖3. DCYS100200-12的控制電壓與頻率關(guān)系曲線。

生成高控制電壓，有幾種可行方案。其一是使用有源環(huán)路濾波器，該濾波器基本是由高速放大器和低通濾波器構(gòu)成，可以將來(lái)自鑒相器（CPOUT）的輸出脈沖轉(zhuǎn)化為干凈的直流電壓?；蛘?，可以使用帶集成電荷泵的PLL頻率合成器，例如ADI的 ADF4150HV該器件不需要額外的有源環(huán)路濾波器。雖然這兩種解決方案都需要高壓電源，但是使用ADF4150HV可以減少所需的組件數(shù)量。也可以避免有源濾波放大器導(dǎo)致的失真和相位噪聲。此外，ADF4150HV允許實(shí)現(xiàn)小數(shù)N或整數(shù)N鎖相環(huán)頻率合成器。最終VCO的頻率可以進(jìn)行1、2、4、8或16分頻，使得輸出頻率最低可達(dá)到31.25 MHz。

ADF4150HV的集成電荷泵所需的高電壓可以使用直流-直流升壓轉(zhuǎn)換器ADP1613生成，且不降低PLL性能。ADP1613是一款集成功率晶體管的高效開關(guān)穩(wěn)壓器，可以輕松實(shí)現(xiàn)最高20V的輸出電壓。也可以使用額外的外部組件實(shí)現(xiàn)更高的輸出電壓，尤其是通過外部功率晶體管實(shí)現(xiàn)。ADP1613的開關(guān)頻率可在650 kHz至1.3 MHz范圍內(nèi)調(diào)節(jié)。這樣可以實(shí)現(xiàn)更出色的瞬態(tài)響應(yīng)和簡(jiǎn)單的噪聲過濾。一般而言，推薦選擇高于1 MHz的開關(guān)頻率，以便通過PLL環(huán)路濾波器降低開關(guān)噪聲。

采用ADF4150HV的鎖相環(huán)頻率合成器電路通過使用集成的RF分頻器，提供超寬帶PLL功能。工作頻率范圍為62.5 MHz至2 Ghz。通過采用相同的PLL硬件設(shè)計(jì)，可以為系統(tǒng)中的多個(gè)不同的硬件平臺(tái)生成不同的頻率。但是，如果要求一項(xiàng)設(shè)計(jì)適用于不同的VCO類型，則需要在設(shè)計(jì)中集成相應(yīng)的環(huán)路濾波器。這樣才能確保鎖相環(huán)可靠運(yùn)行。為了實(shí)現(xiàn)相對(duì)較寬的輸出頻率調(diào)節(jié)范圍，以及相關(guān)的更高輸出功率，ADF4150HV的每個(gè)RF輸出也需要采用小型濾波器。將27 nH電感和50 Ω電阻并聯(lián)，可以有效調(diào)節(jié)高達(dá)3 GHz的頻率。該電阻提供定義上的輸出阻抗較低的電感將導(dǎo)致頻段擴(kuò)展到較低的范圍。

如今，也可提供適用于更大頻率范圍（即適用于PLL、濾波器和VCO）的一體化集成解決方案，但是，由于不同組件之間的距離過近，可能導(dǎo)致無(wú)用耦合。分立式設(shè)計(jì)和由此實(shí)現(xiàn)的物理分隔可以充分降低這種風(fēng)險(xiǎn)。

寫在最后的福利：

再來(lái)給大家分享一份ADI的鎖相環(huán)(PLL)基本原理資料：本文參考ADI公司的ADF4xxx和HMCxxx系列PLL和壓控振蕩器(VCO)，并使用ADIsimPLL（ADI公司內(nèi)部PLL電路仿真器）來(lái)演示不同電路性能參數(shù)。

基本配置：時(shí)鐘凈化電路

鎖相環(huán)的最基本配置是將參考信號(hào)(FREF)的相位與可調(diào)反饋信號(hào)(RFIN)F0的相位進(jìn)行比較，如圖1所示。圖2中有一個(gè)在頻域中工作的負(fù)反饋控制環(huán)路。當(dāng)比較結(jié)果處于穩(wěn)態(tài)，即輸出頻率和相位與誤差檢測(cè)器的輸入頻率和相位匹配時(shí)，我們說PLL被鎖定。就本文而言，我們僅考慮ADI公司ADF4xxx系列PLL所實(shí)現(xiàn)的經(jīng)典數(shù)字PLL架構(gòu)。

該電路的第一個(gè)基本元件是鑒頻鑒相器(PFD)。PFD將輸入到REFIN的頻率和相位與反饋到RFIN的頻率和相位進(jìn)行比較。ADF4002是一 款可配置為獨(dú)立PFD（反饋分頻器N = 1）的PLL。因此，它可以與高質(zhì)量壓控晶體振蕩器(VCXO)和窄低通濾波器一起使用，以凈化高噪聲REFIN時(shí)鐘。

圖1. PLL基本配置 圖2. PLL基本配置

鑒頻鑒相器

圖3. 鑒頻鑒相器

圖3中的鑒頻鑒相器將+IN端的FREF輸入與和-IN端的反饋信號(hào)進(jìn)行比較。它使用兩個(gè)D型觸發(fā)器和一個(gè)延遲元件。一路Q輸出使能正電流源，另一路Q輸出使能負(fù)電流源。這些電流源就是所謂電荷泵。有關(guān)PFD操作的更多詳細(xì)信息，請(qǐng)參閱"用于高頻接收器 和發(fā)射器的鎖相環(huán)"。

使用這種架構(gòu)，下面+IN端的輸入頻率高于-IN端（圖4），電荷泵輸出會(huì)推高電流，其在PLL低通濾波器中積分后，會(huì)使VCO調(diào)諧電壓上升。這樣，-IN頻率將隨著VCO頻率的提高而提高，兩個(gè)PFD輸入最終會(huì)收斂或鎖定到相同頻率（圖5）。如果-IN頻率高于+IN頻率，則發(fā)生相反的情況。

圖4. PFD錯(cuò)相和頻率失鎖

圖5. 鑒頻鑒相器、頻率和鎖相

回到原先需要凈化的高噪聲時(shí)鐘例子，時(shí)鐘、自由運(yùn)行VCXO和閉環(huán)PLL的相位噪聲曲線可以在ADIsimPLL中建模。

圖6. 參考噪聲

圖7. 自由運(yùn)行VCXO

圖8. 總PLL噪聲

從所示的ADIsimPLL曲線中可以看出，REFIN的高相位噪聲（圖6）由低通濾波器濾除。由PLL的參考和PFD電路貢獻(xiàn)的所有帶內(nèi)噪聲都被低通濾波器濾除，只在環(huán)路帶寬外（圖8）留下低得多的VCXO噪聲（圖7）。當(dāng)輸出頻率等于輸入頻率時(shí)，PLL配置最簡(jiǎn)單。這種PLL稱為時(shí)鐘凈化PLL。對(duì)于此類時(shí)鐘凈化應(yīng)用，建議使用窄帶寬(<1kHz)低通濾波器。

高頻整數(shù)N分頻架構(gòu)

為了產(chǎn)生一系列更高頻率，應(yīng)使用VCO，其調(diào)諧范圍比VCXO更寬。這常用于跳頻或擴(kuò)頻跳頻(FHSS)應(yīng)用中。在這種PLL中，輸出是參考頻率的很多倍。壓控振蕩器含有可變調(diào)諧元件，例如變?nèi)荻O管，其電容隨輸入電壓而改變，形成一個(gè)可調(diào)諧振電路，從而可以產(chǎn)生一系列頻率（圖9）。PLL可以被認(rèn)為是該VCO的控制系統(tǒng)。

反饋分頻器用于將VCO頻率分頻為PFD頻率，從而允許PLL生成PFD頻率倍數(shù)的輸出頻率。分頻器也可以用在參考路徑中，這樣就可以使用比PFD頻率更高的參考頻率。ADI公司的ADF4108就是這樣的PLL。PLL計(jì)數(shù)器是電路中要考慮的第二個(gè)基本元件。

圖9. 壓控振蕩器

PLL的關(guān)鍵性能參數(shù)是相位噪聲、頻率合成過程中的多余副產(chǎn)物或雜散頻率（簡(jiǎn)稱雜散）。對(duì)于整數(shù)N PLL分頻，雜散頻率由PFD頻率產(chǎn)生。來(lái)自電荷泵的漏電流會(huì)調(diào)制VCO的調(diào)諧端口。低通濾波器可減輕這種影響，而且?guī)捲秸?，?duì)雜散頻率的濾波越強(qiáng)。理想單音信號(hào)沒有噪聲或額外雜散頻率（圖10），但在實(shí)際應(yīng)用中，相位噪聲像裙擺一樣出現(xiàn)在載波邊緣，如圖11所示。單邊帶相位噪聲是指在距離載波的指定頻率偏移處，1 Hz帶寬內(nèi)相對(duì)于載波的噪聲功率。

圖10. 理想LO頻譜

圖11. 單邊帶相位噪聲

整數(shù)N和小數(shù)N分頻器

在窄帶應(yīng)用中，通道間隔很窄（通常<5MHz），反饋計(jì)數(shù)器N很高。通過使用雙模P/P + 1預(yù)分頻器，如圖12所示，可以利用一個(gè)小電路獲得高N值，并且N值可以利用公式N = PB + A來(lái)計(jì)算；以8/9預(yù)分頻器和90的N值為例，計(jì)算可得B值為11，A值為2。對(duì)于A或2個(gè)周期，雙模預(yù)分頻器將進(jìn)行9分頻。對(duì)于剩余的(B-A)或9個(gè)周期，它將進(jìn)行8分頻，如表1所示。預(yù)分頻器一般利用較高頻率電路技術(shù)設(shè)計(jì)，例如雙極性射極耦合邏輯(ECL)電路，而A和B計(jì)數(shù)器可以接受這種較低頻率的預(yù)分頻器輸出，它們可以利用低速CMOS電路制造，以減少電路面積和功耗。像ADF4002這樣的低頻凈化PLL省去了預(yù)分頻器。

圖12. 具有雙模N計(jì)數(shù)器的PLL

帶內(nèi)（PLL環(huán)路濾波器帶寬內(nèi)）相位噪聲受N值直接影響，帶內(nèi)噪聲增幅為20log(N)。因此，對(duì)于N值很高的窄帶應(yīng)用，帶內(nèi)噪聲主要由高N值決定。利用小數(shù)N分頻合成器（例如ADF4159或HMC704），可以實(shí)現(xiàn)N值低得多但仍有精細(xì)分辨率的系統(tǒng)。這樣一來(lái)，帶內(nèi)相位噪聲可以大大降低。圖13至圖16說明了其實(shí)現(xiàn)原理。在這些示例中，使用兩個(gè)PLL來(lái)生成適合于5G系統(tǒng)本振(LO)的7.4 GHz至7.6 GHz頻率，通道分辨率為1 MHz。ADF4108以整數(shù)N分頻配置使用（圖13），HMC704以小數(shù)N分頻配置使用。HMC704（圖14）可以使用50 MHz PFD頻率，這會(huì)降低N值，從而降低帶內(nèi)噪聲，同時(shí)仍然支持1 MHz（或更?。┑念l率步長(zhǎng)——可注意到性能改善15 dB（在8 kHz偏移頻率處）（圖15與圖16對(duì)比）。但是，ADF4108必須使用1 MHz PFD才能實(shí)現(xiàn)相同的分辨率。

對(duì)于小數(shù)N分頻PLL務(wù)必要小心，確保雜散不會(huì)降低系統(tǒng)性能。對(duì)于HMC704之類的PLL，整數(shù)邊界雜散（當(dāng)N值的小數(shù)部分接近0或1時(shí)產(chǎn)生，例如147.98或148.02非常接近整數(shù)值148）最需要關(guān)注。解決措施是對(duì)VCO輸出到RF輸入進(jìn)行緩沖，以及/或者做精心的規(guī)劃頻率，改變REFIN以避免易發(fā)生問題的頻率。

圖13. 整數(shù)N分頻PLL

圖14. 小數(shù)N分頻PLL

圖15. 整數(shù)N分頻PLL帶內(nèi)相位噪聲

圖16. 小數(shù)N分頻PLL帶內(nèi)相位噪聲

對(duì)于大多數(shù)PLL，帶內(nèi)噪聲高度依賴于N值，也取決于PFD頻率。從帶內(nèi)相位噪聲測(cè)量結(jié)果的平坦部分減去20log(N)和10log(FPFD)得到品質(zhì)因數(shù)(FOM)。選擇PLL的常用指標(biāo)是比較FOM。影響帶內(nèi)噪聲的另一個(gè)因素是1/f噪聲，它取決于器件的輸出頻率。FOM貢獻(xiàn)和1/f噪聲，再加上參考噪聲，決定了PLL系統(tǒng)的帶內(nèi)噪聲。

用于5G通信的窄帶LO

對(duì)于通信系統(tǒng)，從PLL角度來(lái)看，主要規(guī)格有誤差矢量幅度(EVM)和VCO阻塞。EVM在范圍上與積分相位噪聲類似，考慮的是一系列偏移上的噪聲貢獻(xiàn)。對(duì)于前面列出的5G系統(tǒng)，積分限非常寬，從1 kHz開始持續(xù)到100 MHz。EVM可被認(rèn)為是理想調(diào)制信號(hào)相對(duì)于理想點(diǎn)的性能降幅百分比（圖17）。類似地，積分相位噪聲將相對(duì)于載波的不同偏移處的噪聲功率進(jìn)行積分，表示通過配置可以計(jì)算EVM、積分相位噪聲、均方根相位誤差和抖動(dòng)?，F(xiàn)代信號(hào)源分析儀也會(huì)包含這些數(shù)值（圖18），只需按一下按鈕即可得到。隨著調(diào)制方案中密度的增加，EVM變得非常重要。對(duì)于16-QAM，根據(jù)ETSI規(guī)范3GPP TS 36.104，EVM最低要求為12.5%。對(duì)于64-QAM，該要求為8%。然而，由于EVM包括各種其他非理想?yún)?shù)（功率放大器失真和不需要的混頻產(chǎn)物引起），因此積分噪聲通常有單獨(dú)的定義（以dBc為單位）。

圖17. 相位誤差可視化

圖18. 信號(hào)源分析儀圖

VCO阻塞規(guī)范在需要考慮強(qiáng)發(fā)射存在的蜂窩系統(tǒng)中非常重要。如果接收器信號(hào)很弱，并且VCO噪聲太高，那么附近的發(fā)射器信號(hào)可能會(huì)向下混頻，淹沒目標(biāo)信號(hào)（圖19）。圖19演示了如果接收器VCO噪聲很高，附近的發(fā)射器（相距800 kHz）以-25 dBm功率發(fā)射時(shí)，如何淹沒-101 dBm的目標(biāo)信號(hào)。這些規(guī)范構(gòu)成無(wú)線通信標(biāo)準(zhǔn)的一部分。阻塞規(guī)范直接影響VCO的性能要求。

圖19. VCO噪聲阻塞

壓控振蕩器(VCO)

我們的電路中需要考慮的下一個(gè)PLL電路元件是壓控振蕩器。對(duì)于VCO，相位噪聲、頻率覆蓋范圍和功耗之間的權(quán)衡十分重要。振蕩器的品質(zhì)因數(shù)(Q)越高，VCO相位噪聲越低。然而，較高Q電路的頻率范圍比較窄。提高電源電壓也會(huì)降低相位噪聲。在ADI公司的VCO系列中，HMC507的覆蓋范圍為6650 MHz至7650 MHz，100 kHz時(shí)的VCO噪聲約為-115 dBc/Hz。相比之下，HMC586覆蓋了從4000 MHz 到8000 MHz的全部倍頻程，但相位噪聲較高，為-100 dBc/Hz。為使這種VCO的相位噪聲最小，一種策略是提高VCO調(diào)諧電壓VTUNE的范圍（可達(dá)20 V或更高）。這會(huì)增加PLL電路的復(fù)雜性，因?yàn)榇蠖鄶?shù)PLL電荷泵只能調(diào)諧到5 V，所以利用一個(gè)由運(yùn)算放大器組成的有源濾波器來(lái)提高PLL電路的調(diào)諧電壓。

多頻段集成PLL和VCO

另一種擴(kuò)大頻率覆蓋范圍而不惡化VCO相位噪聲性能的策略是使用多頻段VCO，其中重疊的頻率范圍用于覆蓋一個(gè)倍頻程的頻率范圍，較低頻率可以利用VCO輸出端的分頻器產(chǎn)生。ADF4356就是這種器件，它使用四個(gè)主VCO內(nèi)核，每個(gè)內(nèi)核有256個(gè)重疊頻率范圍。該器件使用內(nèi)部參考和反饋分頻器來(lái)選擇合適的VCO頻段，此過程被稱為VCO頻段選擇或自動(dòng)校準(zhǔn)。

多頻段VCO的寬調(diào)諧范圍使其適用于寬帶儀器，可產(chǎn)生范圍廣泛的頻率。此外，39位小數(shù)N分辨率使其成為精密頻率應(yīng)用的理想選擇。在矢量網(wǎng)絡(luò)分析儀等儀器中，超快開關(guān)速度至關(guān)重要。這可以通過使用非常寬的低通濾波器帶寬來(lái)實(shí)現(xiàn)，它能非?？斓卣{(diào)諧到最終頻率。在這些應(yīng)用中，通過使用查找表（針對(duì)每個(gè)頻率直接寫入頻率值）可以繞過自動(dòng)頻率校準(zhǔn)程序，也可以使用真正的單核寬帶VCO，如HMC733，其復(fù)雜性更低。

對(duì)于鎖相環(huán)電路，低通濾波器的帶寬對(duì)系統(tǒng)建立時(shí)間有直接影響。低通濾波器是我們電路中的最后一個(gè)元件。如果建立時(shí)間至關(guān)重要，應(yīng)將環(huán)路帶寬增加到允許的最大帶寬，以實(shí)現(xiàn)穩(wěn)定鎖定并滿足相位噪聲和雜散頻率目標(biāo)。通信鏈路中的窄帶要求意味著使用HMC507時(shí)，為使積分噪聲最小（30 kHz至100 MHz之間），低通濾波器的最佳帶寬約為207 kHz（圖20）。這會(huì)貢獻(xiàn)大約-51 dBc的積分噪聲，可在大約51μs內(nèi)實(shí)現(xiàn)頻率鎖定，誤差范圍為1 kHz（圖22）。

相比之下，寬帶HMC586（覆蓋4 GHz至8 GHz）以更接近300 kHz帶寬的更寬帶寬實(shí)現(xiàn)最佳均方根相位噪聲（圖21），積分噪聲為-44 dBc。但是，它在不到27μs的時(shí)間內(nèi)實(shí)現(xiàn)相同精度的頻率鎖定（圖23）。正確的器件選擇和周圍電路設(shè)計(jì)對(duì)于實(shí)現(xiàn)應(yīng)用的最佳結(jié)果至關(guān)重要。

圖20. 相位噪聲HMC704加HMC507

圖21. 相位噪聲HMC704加HMC586

圖22. 頻率建立：HMC704加HMC507

圖23. HMC704加HMC586

低抖動(dòng)時(shí)鐘

對(duì)于高速數(shù)模轉(zhuǎn)換器(DAC)和高速模數(shù)轉(zhuǎn)換器(ADC)，干凈的低抖動(dòng)采樣時(shí)鐘是必不可少的構(gòu)建模塊。為使帶內(nèi)噪聲最小，應(yīng)選擇較低的N值；但為使雜散噪聲最小，最好選擇整數(shù)N值。時(shí)鐘往往是固定頻率，因此可以選擇頻率以確保REFIN頻率恰好是輸入頻率的整數(shù)倍。這樣可以保證PLL帶內(nèi)噪聲最低。選擇VCO（無(wú)論集成與否）時(shí)，須確保其噪聲對(duì)應(yīng)用而言足夠低，尤其要注意寬帶噪聲。然后需要精心放置低通濾波器，以確保帶內(nèi)PLL噪聲與VCO噪聲相交——這樣可確保均方根抖動(dòng)最低。相位裕度為60°的低通濾波器可確保濾波器峰值最低，從而較大限度地減少抖動(dòng)。這樣的話，低抖動(dòng)時(shí)鐘就落在本文討論的第一個(gè)電路的時(shí)鐘凈化應(yīng)用和所討論的最后一個(gè)電路的快速開關(guān)能力之間。

對(duì)于時(shí)鐘電路，時(shí)鐘的均方根抖動(dòng)是關(guān)鍵性能參數(shù)。這可以利用ADIsimPLL估算，或使用信號(hào)源分析儀測(cè)量。對(duì)于像ADF5356這樣的 高性能PLL器件，相對(duì)較寬的低通濾波器帶寬(132 kHz)，配合WenxelOCXO之類的超低REFIN源，允許用戶設(shè)計(jì)均方根抖動(dòng)低于90 fs的時(shí)鐘（圖26）。操縱PLL環(huán)路濾波器帶寬(LBW)的位置表明，如果降低太多，VCO噪聲在偏移較小時(shí)（圖24）將開始占主導(dǎo)地位，帶內(nèi)PLL噪聲實(shí)際上會(huì)降低，而如果提高太多的話，帶內(nèi)噪聲在偏移處占主導(dǎo)地位，VCO噪聲則顯著降低（圖25）。

圖24. LBW = 10 kHz，331 fs抖動(dòng)

圖25. LBW = 500 kHz，111 fs抖動(dòng)

圖26. LBW = 132 kHz，83 fs抖動(dòng)