如何提高系統(tǒng)級(jí)設(shè)計(jì)的工作效率

本文將探討如何提高系統(tǒng)級(jí)設(shè)計(jì)（System-level design）的工作效率。

當(dāng)下，許多模擬、射頻和混合信號(hào)設(shè)計(jì)都需要在不同的襯底技術(shù)中集成多個(gè)IC以實(shí)現(xiàn)所需的性能目標(biāo)。

鑒于當(dāng)今芯片、封裝和電路板的復(fù)雜性，不僅硅，包括其他非硅材料都需要被用在設(shè)計(jì)中以達(dá)到最優(yōu)的系統(tǒng)性能。異構(gòu)器件的集成使得設(shè)計(jì)人員能夠?qū)崿F(xiàn)用單片IC(SoC)設(shè)計(jì)方法無(wú)法輕易復(fù)制的設(shè)計(jì)結(jié)果。然而，異構(gòu)集成也為設(shè)計(jì)人員帶來(lái)了全新的挑戰(zhàn)。

今天，在“系統(tǒng)級(jí)”（IC-封裝-PCB）進(jìn)行設(shè)計(jì)，會(huì)涉及到大量關(guān)于下游封裝/PCB對(duì)芯片性能和可靠性影響的經(jīng)驗(yàn)猜測(cè)。 傳統(tǒng)上，模擬/射頻IC設(shè)計(jì)人員只需仿真IC而無(wú)需考慮封裝和PCB的影響。 然而通常來(lái)講，封裝包含一個(gè)或多個(gè)IC和互連元件，有時(shí)也可能包含IC工作所需的分立元件；同樣地，PCB也包含多個(gè)封裝、互連和分立元件。 因而，將整個(gè)系統(tǒng)統(tǒng)一起來(lái)進(jìn)行仿真，對(duì)捕捉高頻性能是非常重要的。由于IC設(shè)計(jì)和封裝設(shè)計(jì)人員使用不同的原理圖輸入工具，IC設(shè)計(jì)人員不得不重新捕獲封裝系統(tǒng)原理圖并放置于IC原理圖的測(cè)試平臺(tái)上，才能夠?qū)β?lián)合系統(tǒng)進(jìn)行仿真。

為了在早期設(shè)計(jì)階段和流片之前識(shí)別并消除潛在誤差，建立一個(gè)緊密的設(shè)計(jì)和仿真環(huán)境從而幫助IC設(shè)計(jì)人員在整個(gè)PCB、封裝系統(tǒng)和寄生效應(yīng)的情景下實(shí)現(xiàn)IC的自動(dòng)仿真是十分必要的 。我們已有一個(gè)相似的設(shè)計(jì)環(huán)境可以對(duì)數(shù)字IC的I/O與I/O互連進(jìn)行仿真，現(xiàn)在，Virtuoso System Design Platform又使在包含寄生參數(shù)的完整PCB/封裝電路中對(duì)模擬/射頻IC進(jìn)行仿真成為了可能，最大限度地減少了設(shè)計(jì)迭代次數(shù)。

圖1：Virtuoso系統(tǒng)設(shè)計(jì)平臺(tái)

此流程提供了通過(guò)單個(gè)原理圖編輯器，驅(qū)動(dòng)IC和封裝layout的能力。 通過(guò)使用同一原理圖編輯器（Virtuoso Schematic Editor），IC設(shè)計(jì)人員可以在一個(gè)通用的環(huán)境中更好地進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)，包括預(yù)布線系統(tǒng)仿真（IC和封裝一起），繼而驅(qū)動(dòng)各自領(lǐng)域的布線。該流程還通過(guò)生成Cadence SiP Layout中使用的芯片引腳使大部分封裝級(jí)庫(kù)的開(kāi)發(fā)流程自動(dòng)化。

芯片與封裝之間的協(xié)同設(shè)計(jì)

高階用戶可以在芯片與封裝之間協(xié)同設(shè)計(jì)，以實(shí)現(xiàn)更好的封裝級(jí)布線和/或引線鍵合。該流程可以讓設(shè)計(jì)人員在封裝布局布線之前將封裝的原理圖放入Virtuoso Schematic Editor中進(jìn)行設(shè)計(jì)。 進(jìn)一步則可以從Virtuoso Layout套件中導(dǎo)出芯片引腳和符號(hào)，并利用它們進(jìn)行封裝原理圖構(gòu)建。 數(shù)據(jù)的雙向流動(dòng)可將原理圖中所做的編輯動(dòng)態(tài)地傳遞到SiP Layout，反之亦然。 設(shè)計(jì)人員還可以生成物料清單，以直觀的方式可視化設(shè)計(jì)差異，并使用此流程查看layout報(bào)告。

圖2：RS Pro Evikey

一旦封裝或PCB被該流程設(shè)計(jì)完畢，基于分析的該流程將會(huì)被帶入完整的仿真環(huán)境中，不需要對(duì)PCB或封裝以及電磁仿真領(lǐng)域有專業(yè)認(rèn)知也可以輕松完成。 這種方法將會(huì)顯著提高生產(chǎn)力。此分析流程允許IC設(shè)計(jì)人員將PCB和封裝layout及其相應(yīng)的寄生模型（以S參數(shù)或SPICE表示）導(dǎo)入IC設(shè)計(jì)環(huán)境，進(jìn)而對(duì)PCB或封裝連接進(jìn)行讀取，并創(chuàng)建一個(gè)包含寄生模型的原理圖。該原理圖可以隨時(shí)在PCB或封裝系統(tǒng)的環(huán)境中進(jìn)行仿真。

該設(shè)計(jì)平臺(tái)有助于在包含封裝/PCB互聯(lián)和外部元件的條件下對(duì)IC進(jìn)行集成和仿真。 由于IC、封裝和PCB通常由不同的團(tuán)隊(duì)在不同地理位置使用不同的設(shè)計(jì)工具進(jìn)行設(shè)計(jì)，并且在設(shè)計(jì)周期的不同階段都各自獨(dú)立，因此該設(shè)計(jì)平臺(tái)尤為重要。該平臺(tái)將封裝和PCB級(jí)layout寄生效應(yīng)共同納入通用原理圖中，實(shí)現(xiàn)了整個(gè)系統(tǒng)的跨區(qū)域仿真。這有助于在流片前確定關(guān)鍵的性能偏差。

然后，所需修改信息可以直接被傳遞給封裝/ PCB團(tuán)隊(duì)。 這里有一個(gè)重要功能，即是可以智能地將寄生模型融合到仿真原理圖中。如果模型中還包含分立器件，那么它們則會(huì)在創(chuàng)建仿真電路圖時(shí)被自動(dòng)濾除掉，從而不會(huì)在仿真中被重復(fù)計(jì)算。 自動(dòng)濾除需要重新調(diào)整接口，以確保正確融合并去除所有SMD以避免冗余。

擁有這樣一個(gè)強(qiáng)大的集成平臺(tái)可以為設(shè)計(jì)人員帶來(lái)以下三大優(yōu)勢(shì)：

通過(guò)使用通用的原理圖編輯器，設(shè)計(jì)人員現(xiàn)在可以為封裝的layout設(shè)計(jì)原理圖。Virtuoso Schematic Editor是可以驅(qū)動(dòng)IC和封裝設(shè)計(jì)的統(tǒng)一的原理圖編輯器。

設(shè)計(jì)人員可以創(chuàng)建封裝或PCB帶寄生效應(yīng)的原理圖，并利用Virtuoso Analog Design Environment進(jìn)行仿真，其中包含的多重技術(shù)仿真是實(shí)現(xiàn)完整的系統(tǒng)仿真的重要機(jī)制。

設(shè)計(jì)人員可以同時(shí)通過(guò)協(xié)同設(shè)計(jì)芯片簡(jiǎn)要流程來(lái)設(shè)計(jì)IC和封裝layout，最大限度地減少設(shè)計(jì)迭代次數(shù)并減少后期的布局規(guī)劃和設(shè)計(jì)可行性問(wèn)題。

簡(jiǎn)而言之，Virtuoso System Design Platform是一個(gè)全面的、基于系統(tǒng)的解決方案，實(shí)現(xiàn)由單一原理圖驅(qū)動(dòng)的IC和封裝的仿真以及LVS檢查。

該設(shè)計(jì)平臺(tái)在2017年榮獲Electronic Products網(wǎng)站評(píng)選的年度電子產(chǎn)品大獎(jiǎng)。