提高3D NAND閃存存儲密度的四項基本技術(shù)

增加3D（三維）NAND閃存密度的方法正在發(fā)生變化。這是因為支持傳統(tǒng)高密度技術(shù)的基本技術(shù)預(yù)計將在不久的將來達到其極限。2025 年至 2030 年間，新的基礎(chǔ)技術(shù)的引入和轉(zhuǎn)化很可能會變得更加普遍。

自2013年3D NAND閃存開始商業(yè)化生產(chǎn)以來，存儲密度以每年1.41倍左右的速度持續(xù)提升。從國際會議 ISSCC 上展示的原型硅芯片來看，2014 年存儲密度為每平方毫米 0.93 Gbit，但 2024 年將達到每平方毫米 28.5 Gbit。簡單對比一下，10年間存儲密度增加了30.6倍。

提高3D NAND閃存存儲密度的四項基本技術(shù)

迄今為止，3D NAND閃存的存儲密度主要通過采用四種基本技術(shù)（方法）來提高。它們是“高層建筑”、“多值轉(zhuǎn)換”、“布局改變（存儲單元陣列和CMOS外圍電路的單片堆疊）”和“小型化（縮短橫向尺寸）” 。

2013年宣布開發(fā)和商業(yè)化時，3D NAND的層數(shù)為24層，從今天的角度來看，這似乎很小。盡管如此，當(dāng)時的制造極其困難，業(yè)內(nèi)人士傳言，第二年決定開始商業(yè)化生產(chǎn)的三星電子的制造良率還不到一半。

之后，堆棧的數(shù)量迅速增加。四年后，即 2017 年，這個數(shù)字翻了兩番，達到 96 個。八年后，即2022年，達到了238層，大約增加了10倍，而次年，即2023年，則突破了300層。

由于增強型多級存儲器，存儲器密度是平面 NAND 的 1.5 至 2 倍

簡單對比一下，“高層”對存儲密度的貢獻“10年大約是10倍”。然而，正如已經(jīng)提到的，實際上，這個數(shù)字在10年內(nèi)增加了大約30倍。其余三倍的提升都是通過其他基礎(chǔ)技術(shù)實現(xiàn)的。

一個代表性的例子是“多值”。平面（2D）NAND閃存中開始引入的多級存儲一直以2位/單元（MLC）方法為主，而3位/單元（TLC）方法仍然處于邊緣地位。除了3D NAND閃存的第一個原型是MLC之外，TLC從一開始就成為主流。與平面NAND閃存相比，存儲密度提高了1.5倍。

3D NAND閃存進一步發(fā)展了多級存儲技術(shù)，并將4bit/cell（QLC）方法投入實際應(yīng)用。這相當(dāng)于平面 NAND 閃存 (MLC) 存儲密度的兩倍，是現(xiàn)有 3D NAND 閃存 (TLC) 存儲密度的 1.33 倍。

改變布局的巨大威力

我們能夠確認，通過“高層建筑”和“多值（強化）”，存儲密度將增加10倍×2倍（最大）或20倍。當(dāng)您達到“30 倍”時，剩下的就是“1.5 倍”。這就是第三個基本技術(shù)“布局改變（存儲單元陣列和 CMOS 外圍電路的單片堆疊）”發(fā)揮作用的地方。

這個想法很簡單：在布局更改之前，存儲單元陣列和 CMOS 外圍電路并排布局在硅芯片上。存儲單元陣列的底部有一塊硅基板，但里面沒有內(nèi)置任何電路?？梢哉f，這里已經(jīng)變成了一塊“空地”。

通過在該空余空間中形成CMOS外圍電路，將減少硅面積。當(dāng)然，可以通過僅在存儲單元陣列下方形成一些而非全部CMOS外圍電路來增加存儲密度。換句話說，存儲密度的提高速度是由布局決定的。

例如，東芝存儲器（現(xiàn)Kioxia）與西部數(shù)據(jù)（以下簡稱WD）聯(lián)合開發(fā)團隊在2019年國際會議ISSCC上公布的3D NAND閃存，其存儲單元陣列具有兩個平面（劃分數(shù)）除了將平面數(shù)量從1個增加到4個之外，大部分CMOS外圍電路都形成在存儲單元陣列正下方的硅襯底上。

注意，增加平面分割的數(shù)量的目的是為了提高操作速度或者緩解操作速度的下降。

增加平面劃分的數(shù)量會增加行(ROW)解碼器和列(COLUMN)解碼器的數(shù)量并增加硅面積。東芝內(nèi)存-WD聯(lián)盟表示，從2個平面改為4個平面將使硅芯片面積增加15%。

如果將CMOS外圍電路直接布置在存儲單元陣列下方，則硅芯片面積的增加可以保持在僅1%。簡單計算一下，存儲密度提升了12%左右。

使用傳統(tǒng)技術(shù)的高密度限制

隨著存儲密度的增加，這些傳統(tǒng)技術(shù)在技術(shù)上變得更加困難。開發(fā)下一代 3D NAND 閃存就像攀登永無止境的斜坡，隨著進步，斜率也會越來越大。

各大NAND Flash公司自開發(fā)以來，經(jīng)過反復(fù)的換代，目前的世代已經(jīng)達到了第6代至第8代。斜坡已經(jīng)變得相當(dāng)陡峭，公司正在認真尋找替代路線（基本技術(shù)）。

讓我們簡要討論一下每項基本技術(shù)的問題。

第一步是“高層建筑”。由于字線提取區(qū)域的擴大而導(dǎo)致效率降低，由于層數(shù)增加（垂直劃分存儲單元陣列的單元，也稱為甲板或插頭）而導(dǎo)致對準(zhǔn)難度增加，工藝步驟數(shù)量增加以及字線變細。其中包括字線電阻的增加（一種緩解高層結(jié)構(gòu)導(dǎo)致的存儲器通孔深寬比增加的方法）、上下相鄰單元之間的電干擾增加以及字線數(shù)量的減少。每個單元的電荷（電子）。

接下來我們來說說“多層次”的局限性。多級存儲技術(shù)有一個固有的弱點，即隨著位數(shù)的增加，效率下降，技術(shù)難度迅速增加。

從 1 位/單元 (SLC) 到 2 位/單元 (MLC) 的轉(zhuǎn)變原則上使存儲密度加倍。在隨后從 MLC 到 3 位/單元 (TLC) 的轉(zhuǎn)變中，存儲密度的增長率大幅降低至 1.5 倍。從TLC到4bit/cell（QLC）的過渡中，存儲密度的增加率更低，為1.33倍。

另一方面，閾值電壓階躍的數(shù)量每 1 位加倍。TLC 有 8 個步驟（7 個步驟，不包括擦除），QLC 有 16 個步驟（15 個步驟，不包括擦除）。如果寫入（編程）電壓范圍相同，則增加 1 位將使閾值電壓裕度減少一半。盡管QLC已經(jīng)商業(yè)化生產(chǎn)，但PLC的實際應(yīng)用仍不清楚。

接下來是“布局變更（存儲單元陣列和CMOS外圍電路的單片堆疊）”。這種方法有兩個主要缺點。一是一旦在一代引入，即使在下一代引入，效果也保持不變。其次，由于存儲單元陣列是在形成CMOS外圍電路之后制造的，所以在存儲單元陣列工藝期間施加的熱處理降低了CMOS外圍電路的性能。換句話說，存在運行速度降低的風(fēng)險。

CMOS外圍電路的性能下降和存儲單元陣列的熱處理溫度之間存在折衷關(guān)系。外圍電路和單元陣列的性能很難同時優(yōu)化。此外，更高結(jié)構(gòu)的進步可能會進一步惡化由于存儲單元陣列的熱處理而導(dǎo)致的外圍電路的性能惡化。

最后一步是小型化。當(dāng)垂直溝道（存儲器通孔）做得更薄時，溝道電阻會增加。這導(dǎo)致單元晶體管的性能下降。垂直通道的直徑只能減小到一定程度。

突破高密度極限的基礎(chǔ)技術(shù)候選組

解決上述限制和問題的基本技術(shù)已經(jīng)被提出，并且研究和開發(fā)正在進行中。下面我們來介紹其中的一些。

將“超越高層建筑極限”的候選基礎(chǔ)技術(shù)包括將字線金屬從目前的鎢（W）改為電阻率較低的金屬（緩解字線電阻的增加），以及垂直溝道材料。由現(xiàn)在的多晶硅改為單晶硅（緩解溝道電阻的增加），將電荷俘獲柵極絕緣膜由現(xiàn)在的氮氧化物膜改為鐵電膜（不依賴于電子數(shù)量的介電膜） ). 除了目前存儲單元陣列各層（甲板、插頭）之間的單片連接外，還將引入混合（晶圓鍵合）（緩解工藝難度的增加）。

將“超越多值技術(shù)極限”的基本技術(shù)候選包括將單元晶體管的存儲方法從當(dāng)前的電荷陷阱技術(shù)改為浮動?xùn)艠O技術(shù)（緩解閾值電壓裕度降低）（增加將5-位/單元（PLC）系統(tǒng)投入實用）。

混合堆疊是一種候選基本技術(shù)，“超越了布局變化的限制（存儲單元陣列和CMOS外圍電路的單片堆疊）”。存儲單元陣列和CMOS外圍電路形成在不同的晶片上，并且將晶片接合在一起。這樣做的優(yōu)點是可以優(yōu)化存儲單元陣列和CMOS外圍電路工藝。隨著每個輸入/輸出引腳的傳輸速率超過 5 GT/s，引入混合堆疊的可能性就會增加。

擁有替代技術(shù)的候選者非常重要，即使它們不完整，以防當(dāng)前技術(shù)達到其極限。3D NAND閃存的高密度尚未達到極限。通過改進新的基本技術(shù)，甚至可以達到 1,000 層。這完全取決于你能在多大程度上投入你的資源。

審核編輯：湯梓紅