淺談FIFO設(shè)計(jì)思路

FIFO在設(shè)計(jì)是一個(gè)非常常見(jiàn)并且非常重要的模塊，很多公司有成熟的IP，所以一部分人并沒(méi)有人真正研究寫(xiě)過(guò)FIFO，本文僅簡(jiǎn)述FIFO中部分值得保留的設(shè)計(jì)思路。

FIFO可以分為2大類(lèi)：有直接使用寄存器搭的FIFO（多用于小型FIFO、和異步FIFO），也有使用SRAM搭的FIFO（多用于大型存儲(chǔ)）。

因?yàn)镾RAM比寄存器面積小。其他更細(xì)劃分如單口，雙口等等不做詳細(xì)介紹。

本文將簡(jiǎn)述以下兩個(gè)方向：

lSRAM出口通常不是當(dāng)拍可以讀出數(shù)據(jù)，因此需要邏輯對(duì)這部分做邏輯，實(shí)現(xiàn)和寄存器相同時(shí)序。

l由于第一條邏輯造成，當(dāng)用戶(hù)讀取SRAM數(shù)據(jù)時(shí)會(huì)有幾拍延遲，因此為消除延遲將會(huì)增加數(shù)據(jù)輸出開(kāi)關(guān)功能（見(jiàn)本公眾號(hào)文章模塊端口握手設(shè)計(jì)模塊多對(duì)多端口握手設(shè)計(jì)-總結(jié)）以及數(shù)據(jù)輸入切換功能。

本文設(shè)計(jì)FIFO如下圖所示：

第一條中SRAM出口無(wú)法做到當(dāng)怕出數(shù)的原因是由SRAM的知道工藝造成（可以在存儲(chǔ)器芯片手冊(cè)里看到），例如在TSMC 5nm工藝下，讀使能有效到數(shù)據(jù)穩(wěn)定輸出大概需要500ps，而且如果位寬過(guò)大，在ECC時(shí)又需要幾百ps延遲，因此可能一拍數(shù)據(jù)無(wú)法收斂，因此需要幾級(jí)寄存器緩存，一般是3拍（控制信號(hào)緩存+讀數(shù)據(jù)延遲+ECC延遲）。

第二條中輸出開(kāi)關(guān)功能，參見(jiàn)本文相應(yīng)文章，功能主要保證當(dāng)FIFO有數(shù)據(jù)時(shí)會(huì)傳遞至最后一級(jí)輸出寄存器中。

第二條中的輸入切換功能，是指2個(gè)mux模塊，功能主要保證輸出reg優(yōu)先被填滿(mǎn)，當(dāng)輸出reg被填滿(mǎn)之后，新數(shù)據(jù)才會(huì)被存入SRAM中。輸出寄存器數(shù)量和SRAM延時(shí)寄存器數(shù)量相同，保證當(dāng)輸出寄存器中數(shù)據(jù)在3拍讀出之后SRAM數(shù)據(jù)經(jīng)過(guò)延時(shí)之后恰好可以繼續(xù)被讀出，而不會(huì)中間出現(xiàn)間隔。

對(duì)于mux2的功能是在FIFO數(shù)據(jù)為空，且同時(shí)又讀寫(xiě)使能，可以直接把輸入數(shù)據(jù)輸出。

上述內(nèi)容僅用于同步FIFO設(shè)計(jì)，而異步大型FIFO經(jīng)常采用同步SRAM緩存+異步寄存器FIFO的設(shè)計(jì)模式，有時(shí)間待續(xù)異步FIFO設(shè)計(jì)。