GAA器件集成工藝與關(guān)鍵挑戰(zhàn)

GAA，一般指全環(huán)繞柵極晶體管(Gate-All-Around FET)。GAA被廣泛認(rèn)為是鰭式結(jié)構(gòu)(FinFET)的下一代接任者。下面簡(jiǎn)單介紹一下GAA器件集成工藝與關(guān)鍵挑戰(zhàn)。

GAA器件集成工藝——主要流程與關(guān)鍵工藝

環(huán)柵硅納米片(GAA NS)主要流程工藝

硅納米片GAA器件——主要工藝流程

硅納米片GAA器件——關(guān)鍵技術(shù)與挑戰(zhàn)

3nm技術(shù)節(jié)點(diǎn)GAA器件工藝制備和集成應(yīng)用所面臨的挑戰(zhàn)

N/P MOS性能差異大(Si-100)/<110>溝道)

前道Ge元素具有沾污風(fēng)險(xiǎn)，限制工藝溫度

內(nèi)側(cè)墻集成挑戰(zhàn)大，工藝不成熟

HKMG多閾值實(shí)現(xiàn)困難(空間有限)

高選擇比納米溝道釋放工藝(干法、濕法、對(duì)形貌、表面等要求)

難以滿足電路所有器件需求，如I/O、HV等)

底層納米片溝道非理想因素(寄生電阻、閾值漂移)

寄生電容與寄生電阻優(yōu)化挑戰(zhàn)大

硅納米片GAA器件——納米線釋放工藝優(yōu)化

GAA堆疊納米片溝道釋放工藝優(yōu)化

采用GeSi高選擇腐蝕溶液，腐蝕速率不斷增加，48h后，速率飽和

GeSi RTA退火在750度時(shí)腐蝕速率最慢，溫度高于或低于750度，腐蝕速率都會(huì)加快

GeSi層腐蝕的速率與其厚度呈正相關(guān)

硅納米片GAA器件——熱預(yù)算控制優(yōu)化

GAA堆疊納米片器件熱預(yù)算控制優(yōu)化

Ge/Si在900度以下，幾乎沒(méi)有相互擴(kuò)散

Ge/Si在900度時(shí)，出現(xiàn)相互擴(kuò)散

Ge/Si在1000度時(shí)，嚴(yán)重相互擴(kuò)散

光刻工藝——挑戰(zhàn)及技術(shù)難點(diǎn)

3nm技術(shù)節(jié)點(diǎn)GAA器件→更小的溝道及金屬線尺寸，并且NS具有寬度變化性

M0、柵和Fin制備等關(guān)鍵層需要使用高級(jí)極紫外光刻(EUV)技術(shù)

3nm技術(shù)節(jié)點(diǎn)gate pitch為42nm,器件最小周期為21nm

必需使用EUV光刻技術(shù)，并結(jié)合HNA、DP技術(shù)

EUV計(jì)算光刻技術(shù)是關(guān)鍵環(huán)節(jié)之一

源漏選擇性外延——挑戰(zhàn)及技術(shù)難點(diǎn)

SiGe外延工藝選擇性挑戰(zhàn)：多介質(zhì)表面(SiN，SiO，Dummy Gate)和不同晶面生長(zhǎng)

圖形密度效應(yīng)影響：SiGe的厚度和濃度分布不均勻

SiGe源漏原位摻雜：更高的Ge組分(大于40%)，更高的摻雜濃度，更低的電阻率

GAA中溝道橫向外延與縱向外延的質(zhì)量控制

內(nèi)側(cè)墻工藝——挑戰(zhàn)及技術(shù)難點(diǎn)

內(nèi)側(cè)墻控制NS溝道在釋放工藝中向源漏方向的橫向腐蝕

該工藝包含高選擇比各向異性刻蝕、高填充比薄膜沉積和高質(zhì)量選擇外延等多個(gè)具有挑戰(zhàn)性的工藝環(huán)節(jié)

高選擇比SiGe空腔刻蝕(對(duì)Si、硬掩模、STI等露出物高選擇比)

側(cè)面空腔保形性填充( -般ALD SiNx材料) ;

高選擇比內(nèi)側(cè)墻刻蝕(露出Si溝道，對(duì)Si、SiO2、 SiGe同時(shí)高選擇比)

源漏的選擇性外延( SiGe源漏外延并和溝道良好連接)

原子層刻蝕工藝——挑戰(zhàn)及技術(shù)難點(diǎn)

原子層刻蝕(ALE) 為ALD的逆過(guò)程，其挑戰(zhàn)和難點(diǎn):

新型三維器件結(jié)構(gòu)溝道及很多精細(xì)化圖形制備需要原子層刻蝕技術(shù);

反應(yīng)源的尋找及自限制條件是其技術(shù)難點(diǎn)

新型金屬柵材料、新型襯底材料(Ge , SiGe, III-V族)等需要新刻蝕方案;

刻蝕過(guò)程中要求原子級(jí)精細(xì)化的無(wú)損刻蝕

高k介質(zhì)金屬柵——挑戰(zhàn)及技術(shù)難點(diǎn)

GAA器件中HKMG的集成挑戰(zhàn)

挑戰(zhàn)1 :堆疊NW/NS溝道中HK/MG填充空間狹窄，受限于Lg和Tsus

挑戰(zhàn)2 :傳統(tǒng)通過(guò)TiN/TaN及功函數(shù)層的薄膜厚度來(lái)實(shí)現(xiàn)多閾值面臨極大挑戰(zhàn)

挑戰(zhàn)3 :不同寬度(不同功能)的納米片GAA器件對(duì)HKMG的功函數(shù)需求不同

解決方案:設(shè)計(jì)簡(jiǎn)單的HKMG結(jié)構(gòu)，ALD生長(zhǎng)超薄膜實(shí)現(xiàn)保型覆蓋，偶極子實(shí)現(xiàn)多閾值調(diào)節(jié)等

低阻接觸工藝——挑戰(zhàn)及技術(shù)難點(diǎn)

源漏接觸電阻成為制約器件性能提升的重要因素降低源漏接觸電阻率

低阻接觸工藝的關(guān)鍵挑戰(zhàn):

接觸面積的縮減

反應(yīng)源的尋找及自限制條件影響金屬與n-SiGe和p-SiGe形成極低接觸電阻率

源漏雜質(zhì)固濃度限制

高質(zhì)量的金-半接觸界面

自對(duì)準(zhǔn)接觸工藝——挑戰(zhàn)及技術(shù)難點(diǎn)

自對(duì)準(zhǔn)接觸孔工藝(Self Aligned Contact, SAC)， 減小接觸尺寸，提升集成

該技術(shù)的關(guān)鍵是解決接觸孔層與柵極層光刻對(duì)準(zhǔn)偏差，依靠設(shè)計(jì)合適的膜層，和開(kāi)發(fā)特殊的接觸孔刻蝕工藝來(lái)獲得自對(duì)準(zhǔn)效果

孔刻蝕對(duì)柵極頂部側(cè)墻材料的高選擇比(尤其是角位置)是一個(gè)較大的技術(shù)

自對(duì)準(zhǔn)接觸工藝——研究進(jìn)展

SAC技術(shù)早期用在DRAM上，采用C4F8/CO, C4F8/CH2F2氣體刻蝕ILD層; 7nm以下F inFET和GAAI藝也必須用到SAC工藝

可靠性技術(shù)——必要性

可靠性技術(shù)研發(fā)是新器件技術(shù)走向產(chǎn)業(yè)化規(guī)模應(yīng)用的一個(gè)重大瓶頸問(wèn)題

可靠性技術(shù)研發(fā)涉及多個(gè)環(huán)節(jié)，在尺寸縮小、走向系統(tǒng)集成的未來(lái)面臨更多挑戰(zhàn)

縮短研發(fā)周期，提前介入新器件技術(shù)可靠性研究十分必要

國(guó)際上針對(duì)先進(jìn)器件的可靠性研發(fā)細(xì)節(jié)都是“黑盒子”

可靠性技術(shù)——挑戰(zhàn)及技術(shù)難點(diǎn)

新器件在開(kāi)展可靠性研究上面臨諸多技術(shù)挑戰(zhàn):

新結(jié)構(gòu)導(dǎo)致可靠性問(wèn)題更加嚴(yán)重和錯(cuò)綜復(fù)雜; →表征技術(shù)/壽命預(yù)測(cè)難題?新材料導(dǎo)致可靠性退化機(jī)理分析存在更多未知因素; →機(jī)理分析難題

器件的小尺寸對(duì)可靠性測(cè)試精度和準(zhǔn)確度提出更高要求: →測(cè)試技術(shù)難題

可靠性技術(shù)——設(shè)備需求

先進(jìn)器件的可靠性量測(cè)對(duì)測(cè)試設(shè)備精度提出更高的需求:

更低的電流值/電容值:小尺寸器件量測(cè);

更強(qiáng)的屏蔽效果:降低外界干擾/噪聲量測(cè);

納秒級(jí)的快速測(cè)量系統(tǒng):準(zhǔn)確評(píng)估器件可靠性，降低恢復(fù)特性;