CadenceLIVE China 2023丨Tempus Timing Solution 專題介紹

作為目前中國 EDA 行業(yè)覆蓋技術領域全面、規(guī)模巨大的先進技術交流平臺，CadenceLIVE China 2023 中國用戶大會將于8 月 29 日在上海浦東嘉里大酒店盛大舉行，現(xiàn)場參會注冊現(xiàn)已開放，誠邀您前來參會。

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CadenceLIVE 在中國已成功舉辦近 20 屆，時隔三年再次從線上走到線下，CadenceLIVE China 2023 中國用戶大會有眾多亮點值得關注，您絕對不容錯過！

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如今數(shù)字芯片的物理實現(xiàn)一直是備受業(yè)界關注的焦點，綜合，時鐘樹設計，自動布局布線，時序功耗等簽核檢查，每個環(huán)節(jié)都和芯片的最終指標息息相關。

在本場中國用戶大會上有一相關技術分會場：DIGITAL DESIGN and SIGNOFF，您可以了解 Cadence 主要用戶在相關環(huán)節(jié)的深度考量，包括利用Xreplay 技術進行功耗的早期預估和全流程優(yōu)化，如何巧妙使用 Innovus 來預先評估并優(yōu)化芯片面積并將其壓縮到極致，以及 3D 芯片如何同源并行高度自動化設計的探索等等。

其中，Cadence 及 Cadence 合作伙伴也將為您重點介紹 Cadence Tempus 時序收斂全方位解決方案，您將了解到從高性能核到通訊領域再到汽車電子領域，如何使用 Cadence Innovus 內(nèi)嵌的 Tempus ECO（SOD 流程）縮短模塊級別時序收斂的 TAT（周轉(zhuǎn)時間）以及 Cadence Certus Closure 解決方案在子系統(tǒng)甚至全芯片級別時序收斂各個方面的優(yōu)秀表現(xiàn)。

關于本次 Cadence Tempus 時序收斂全方位解決方案，詳細日程安排如下：

01

Smart Optimization and Timing Closure for Automotive Designs-Block Level to Full-Chip

演講時間

2023年8月29日14:20 - 14:45

所屬分會場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

Tuan Nguyen, Renesas

演講簡介

隨著汽車設計需求的增加，設計本身的復雜性也隨之增加。隨著設計復雜性的增加，時序收斂在模塊級和芯片頂層都面臨著重大挑戰(zhàn)，設計團隊需要借助高性能的設計工具，在滿足 PPA（功耗、性能和面積）指標的前提下及時流片。在本文中，我們將介紹多年來我們遇到的與汽車設計時序收斂相關的所有挑戰(zhàn)，并介紹我們采用的解決方案。這些方案的應用使得芯片能夠滿足流片時間安排，并且該方案也在每次的流片中得到了驗證。

02

Comprehensive Fastest Signoff Closure from Block-Level to Full-Chip with Tempus Timing Solution and Cadence Certus Closure Solution in Innovus Implementation System

演講時間

2023 年 8 月 29 日 14:45 - 15:10

所屬分會場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

趙子瑨, Sanechips

演講簡介

隨著芯片設計工藝節(jié)點的不斷推進，芯片尺寸隨之減小，其設計周期不斷增加。模塊級的 signoff 收斂在 TAT 時間和 PPA 方面面臨著巨大的挑戰(zhàn)，頂層設計中各模塊之間的接口時序收斂難度也相應增大。因此，一致性的優(yōu)化和 signoff 收斂，從模塊級到子系統(tǒng)的分步方法的必要性，以確保模塊更快的收斂，以及子系統(tǒng)級高效、高質(zhì)量的接口時序優(yōu)化策略已成為芯片設計的迫切需求。本文采用 Innovus 實現(xiàn)系統(tǒng)中使用 SOD 的 Tempus ECO 流程進行模塊級優(yōu)化和收斂，以及 Cadence Certus Closure Solution 基于子系統(tǒng)級邏輯簡化技術的 ILM（接口邏輯模型）流程，基于分布式 ECO（工程變更指令）在 PR（布局和布線）階段優(yōu)化頂層接口時序。測試結(jié)果表明，采用 Innovus 內(nèi)部的 Tempus ECO（SOD 流程）可以有效降低 signoff 的 TAT，并為 ILM 流程提供更好的 PPA，可以減少數(shù)據(jù)讀入設計的時間，并且可以將時序違規(guī)修復到可控范圍內(nèi)，優(yōu)化后呈現(xiàn)的結(jié)果具有參考價值；對于 Certus Closure 解決方案來說，它不僅可以有效縮短接口時序的優(yōu)化時間，對時序違例也能進行較大程度的修復。

03

Challenges and Solutions to Achieving Overnight Chiplet Signoff Closure

演講時間

2023 年 8 月 29 日 15:40 - 16:05

所屬分會場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

Avinash, Arm

演講簡介

通過本次的主題演講，我們將在超大規(guī)模 CPU 的 Smart Hierarchy 設計和全芯片/芯粒時序收斂流程的基礎上，討論先進節(jié)點（7nm、5nm、3nm）下 Cadence Certus 時序收斂解決方案的評估標準和結(jié)果。在下一代支持完全運算的 CPU 和 GPU 核心上部署 Certus 時，我們將在確保最優(yōu) PPA 指標的前提下建立一套可擴展強且具有高效生產(chǎn)力的流程。我們將介紹利用 Cadence 設計全流程（full flow）開發(fā) IP 的相關優(yōu)勢。Cadence 全設計流程中使用的工具包括 Genus、Innovus、Tempus ECO/Certus 模塊級時序收斂、Certus 時序收斂解決方案、Quantus 和用于芯粒/全芯片時序簽核的 Tempus。

04

Confidently Optimizing and Signing off Automotive Designs with Tempus Timing Solution

演講時間

2023年8月29日 16:05 - 16:30

所屬分會場

DIGITAL DESIGN and SIGNOFF

演講嘉賓

Jing Shao, SemiDrive

演講簡介

在本篇論文中，我們將分享如何使用 Tempus ECO 進行時序優(yōu)化和 Tempus STA 進行最終簽核，所有的分享結(jié)果都得到了 silicon 的驗證。Tempus ECO 與 Innovus Implementation System 的無縫集成使我們能夠更快地收斂 block level 的時序，同時在 full chip level 實現(xiàn)最佳 PPA。此外，使用 Tempus 進行最終 STA 分析還有助于我們得到和 PR 工具更好的時序一致性， 更精確的性能預估和更有效的機器使用率, 滿足既定的芯片上市時間規(guī)劃。

05

How Has Socionext Shortened STA Schedule in Developing 5nm Large-Scale Design– Tempus DSTA Case Study –

演講時間

2023年8月29日 15:10 - 15:30

所屬分會場

DIGITAL DESIGN and SIGNOFF

（特邀演講視頻）

演講嘉賓

Akihiro Nakamura, Socionext

06

Overnight Chip Level Signoff Closure Using Certus

演講時間

2023年8月29日 15:30 - 15:45

所屬分會場

DIGITAL DESIGN and SIGNOFF

（特邀演講視頻）

演講嘉賓

Intel

演講簡介

芯片設計行業(yè)面臨著以更小的面積和更低的功耗下提供更高性能的需求所帶來的壓力，這種趨勢對集成電路（IC）影響深遠。芯片設計公司的目標是在芯片上集成更多的功能，同時提升目標頻率并滿足上市的期限。然而，復雜的設計會遇到時序方面的挑戰(zhàn)，這會導致留給時序收斂和簽核的時間變得十分有限?，F(xiàn)有的 ECO 方法學是從芯片級簽核環(huán)境產(chǎn)生 ECO 列表，但這種方法由于缺少設計完整的物理信息，可能會造成某些問題。

在本次演講中，我們將介紹一種對層次化設計使用的基于 Cadence Certus Closure Solution 實現(xiàn)時序 ECO 和時序收斂的高度分布式的高效流程。我們將討論不同的挑戰(zhàn)和解決方案，并與傳統(tǒng)簽核流程比較 TAT 時間和最終結(jié)果。利用 Certus 工具軟件，我們在芯片級的同步優(yōu)化和簽核收斂方面實現(xiàn)了 5 倍的效率提升，在一晚上的時間內(nèi)完成了優(yōu)化和收斂。這一解決方案集成了 Innovus、Tempus、Pegasus 和 Quantus 等其他工具，實現(xiàn)全芯片的物理優(yōu)化和實現(xiàn)。就如各種指標所表明的那樣， 借助 Certus，我們改善了芯片級 ECO/時序可預測性，縮短了 TAT 時間，并得到質(zhì)量更好的結(jié)果，例如時序修復率上獲得了~ 75-90% 的收益，物理上修復后 DRC 數(shù)量不會多過修復前 DRC 數(shù)量， TAT 時間上傳統(tǒng)流程（150 小時）遠大于 Certus 流程（< 24 小時）。

會議注冊

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8 月 29 日活動當天，設有八大分會場，聚焦驗證、PCB 封裝設計及系統(tǒng)級仿真、模擬定制設計、數(shù)字設計和簽核、汽車電子和 IP 解決方案、AI 和大數(shù)據(jù)分析等 6 大專題，涉及人工智能（AI）、大數(shù)據(jù)、汽車電子、網(wǎng)絡通信、5G/6G、新能源、工業(yè)自動化等眾多應用方向，以及 60+ 技術主題分享。

歡迎注冊報名本次大會

我們期待在 CadenceLIVE China 2023

中國用戶大會上與您相約而遇

這場技術盛宴，絕對不容錯過

恭候您的蒞臨！

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大會詳情

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您的 CadenceLIVE China 2023 中國用戶大會邀請函，請查收！

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主題演講嘉賓揭曉！邀您 8 月 29 日線下共聚 CadenceLIVE China 2023

專題議程

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CadenceLIVE China 2023丨AI 和大數(shù)據(jù)分析專題議程揭曉

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CadenceLIVE China 2023丨驗證專題 1 議程揭曉

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CadenceLIVE China 2023丨驗證專題 2 議程揭曉

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CadenceLIVE China 2023丨模擬定制設計專題議程揭曉

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CadenceLIVE China 2023丨PCB、封裝設計及系統(tǒng)級仿真專題 1 議程揭曉

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CadenceLIVE China 2023丨PCB、封裝設計及系統(tǒng)級仿真專題 2 議程揭曉

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CadenceLIVE China 2023丨汽車電子和 IP 解決方案專題議程揭曉

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CadenceLIVE China 2023丨數(shù)字設計和簽核專題議程揭曉

相關活動

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全天日程搶先看！分享 CadenceLIVE China 2023 中國用戶大會，領取宣傳好禮！

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Cadence 是電子系統(tǒng)設計領域的關鍵領導者，擁有超過 30 年的計算軟件專業(yè)積累?；诠镜?a target="_blank">智能系統(tǒng)設計戰(zhàn)略，Cadence 致力于提供軟件、硬件和 IP 產(chǎn)品，助力電子設計概念成為現(xiàn)實。Cadence 的客戶遍布全球，皆為最具創(chuàng)新能力的企業(yè)，他們向超大規(guī)模計算、5G 通訊、汽車、移動設備、航空、消費電子、工業(yè)和醫(yī)療等最具活力的應用市場交付從芯片、電路板到完整系統(tǒng)的卓越電子產(chǎn)品。Cadence 已連續(xù)九年名列美國財富雜志評選的 100 家最適合工作的公司。如需了解更多信息，請訪問公司網(wǎng)站www.cadence.com。

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