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RQS_CLOCK-12時鐘設(shè)置建議

XILINX開發(fā)者社區(qū) ? 來源:XILINX開發(fā)者社區(qū) ? 2023-07-26 09:53 ? 次閱讀

在本篇博文中,我們來聊聊“RQS_CLOCK-12”時鐘設(shè)置建議以及它如何幫助達(dá)成時序收斂。

要求:

掌握如何生成和應(yīng)用 report_qor_suggestions。

基本掌握 CLOCK_LOW_FANOUT 約束。

RQS_CLOCK-12:

RQS_CLOCK-12 建議屬于專為 UltraScale 和 UltraScale+ 器件生成的自動增量式友好建議。

它使用“CLOCK_LOW_FANOUT”屬性,并將該屬性分配給時鐘信號線或者一組寄存器,由全局時鐘緩沖器根據(jù)其負(fù)載數(shù)目來驅(qū)動。

將該屬性應(yīng)用于時鐘信號線時,全局時鐘緩沖器的負(fù)載將被約束并放置到單個時鐘區(qū)域內(nèi)。

將該屬性應(yīng)用于一組寄存器時,在 opt_design 期間創(chuàng)建的現(xiàn)有全局時鐘緩沖器的基礎(chǔ)上,還會并行復(fù)制一個全新的全局時鐘緩沖器。新全局時鐘緩沖器的負(fù)載僅適用于該屬性應(yīng)用到的各組寄存器,并約束到單個時鐘區(qū)域。

現(xiàn)在我們來看看 RQS_CLOCK-12 建議如何應(yīng)用 CLOCK_LOW_FANOUT 來降低時鐘偏差,進(jìn)而幫助設(shè)計達(dá)成時序收斂。

假設(shè)已布線的設(shè)計中存在如下兩個場景,其中存在錯誤的時鐘偏差,導(dǎo)致從寄存器到全局緩沖器的控制管腳 (CE/CLR) 的路徑上存在時序違例。

場景 1:

2b7d1d9e-2adb-11ee-a368-dac502259ad0.png

在這條時序收斂失敗的路徑中,時鐘緩沖器 BUFGCE1 (clockout3_buf)、寄存器及其驅(qū)動程序 BUFGCE2 (bufce_i) 全都布局在同一個時鐘區(qū)域內(nèi)。驅(qū)動寄存器的 BUFGCE1 存在高扇出 (6419),且負(fù)載導(dǎo)致其時鐘信號線遍布整個器件,如圖高亮所示。

該工具所選的 CLOCK_ROOT 位置遠(yuǎn)離驅(qū)動它的全局時鐘緩沖器,導(dǎo)致時鐘信號線延遲過高且時鐘偏差過高。

場景 1 的解決辦法:

對寄存器應(yīng)用 CLOCK_LOW_FANOUT,這樣即可復(fù)制 opt_design 期間創(chuàng)建的原始 BUFGCE1 以創(chuàng)建新的 BUFGCE (clkout3_buf_replica),且僅將其用于驅(qū)動此關(guān)鍵寄存器。這樣將把信號線約束到單個時鐘區(qū)域內(nèi),從而減少時鐘信號線延遲。

并且,由于時鐘源和負(fù)載都位于相同時鐘區(qū)域內(nèi),CLOCK_LOW_FANOUT 會強(qiáng)制將 clock root(時鐘根)包含在相同時鐘區(qū)域內(nèi),從而幫助降低時鐘偏差。

對關(guān)鍵寄存器應(yīng)用CLOCK_LOW_FANOUT后的板級原理圖:

2ba1921e-2adb-11ee-a368-dac502259ad0.png

在 opt_design 的 BUFG 最優(yōu)化階段,在為 CLOCK_LOW_FANOUT 屬性創(chuàng)建的全局時鐘緩沖器上應(yīng)該會顯示一條消息。


例如:

2bd00c20-2adb-11ee-a368-dac502259ad0.png

語法:

2bf7b022-2adb-11ee-a368-dac502259ad0.png

場景 2:

2c0407d2-2adb-11ee-a368-dac502259ad0.png

在這條時序收斂失敗的路徑中,時鐘緩沖器 BUFGCE1 (clkout1_BUFG_inst)、寄存器及其驅(qū)動程序 BUFGCE2 同樣全都布局在同一個時鐘區(qū)域內(nèi)。BUFGCE1 驅(qū)動寄存器的扇出較低 (16),但負(fù)載分布于多個時鐘區(qū)域(以紅色標(biāo)記)。由此導(dǎo)致該工具所選的 CLOCK_ROOT 不同于驅(qū)動它的全局時鐘緩沖器,進(jìn)而導(dǎo)致時鐘信號線延遲過高且時鐘偏差過高。

場景 2 的解決辦法:

當(dāng)BUFGCE1扇出較低 (<2000) 但時鐘負(fù)載遍布多個時鐘區(qū)域時,對?BUFGCE1?直接驅(qū)動的時鐘信號線應(yīng)用?CLOCK_LOW_FANOUT?即可將其所有負(fù)載的布局都約束到單個時鐘區(qū)域內(nèi)。這將減少時鐘信號線延遲。

現(xiàn)在,時鐘源和負(fù)載都位于相同時鐘區(qū)域內(nèi),因此CLOCK_LOW_FANOUT會強(qiáng)制將clock root包含在相同時鐘區(qū)域內(nèi),從而幫助降低時鐘偏差。

對時鐘信號線應(yīng)用CLOCK_LOW_FANOUT后的板級原理圖:

2c33d034-2adb-11ee-a368-dac502259ad0.png

語法:

2c7b5788-2adb-11ee-a368-dac502259ad0.png

總結(jié):

在本篇博文中,我們學(xué)習(xí)了 2 個設(shè)計示例,其中演示了如何生成 RQS_CLOCK-12 建議以將 CLOCK_LOW_FANOUT 屬性應(yīng)用于由全局時鐘緩沖器直接驅(qū)動的寄存器或時鐘信號線。

審核編輯:湯梓紅

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原文標(biāo)題:開發(fā)者分享|RQS 設(shè)計收斂建議 ID RQS_CLOCK-12

文章出處:【微信號:gh_2d1c7e2d540e,微信公眾號:XILINX開發(fā)者社區(qū)】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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