Q:clock skew會影響時(shí)序違例嗎?
對于發(fā)送時(shí)鐘和接收時(shí)鐘是同一時(shí)鐘的單周期路徑,時(shí)鐘抖動對建立時(shí)間有負(fù)面影響,但對保持時(shí)間沒有影響。
這一點(diǎn),在Vivado的時(shí)序報(bào)告中也可以看到。
如下圖所示,圖中左側(cè)為建立時(shí)間時(shí)序報(bào)告,可以看到Clock Uncertainty,而右側(cè)為保持時(shí)間時(shí)序報(bào)告,是沒有Clock Uncertainty。
但如果發(fā)送和接收是不同的時(shí)鐘,而且這兩個(gè)不是異步時(shí)鐘,那我們可采用多周期路徑進(jìn)行約束,這個(gè)時(shí)候,skew對建立和保持時(shí)間都是有影響的,也可以從時(shí)序報(bào)告中看出:
Q:定義一個(gè)parameter不指明位寬,工具在implemention時(shí)應(yīng)該是會自動轉(zhuǎn)換成最小位寬么?
A:如果parameter沒定義位寬,vivado應(yīng)該會默認(rèn)為integer類型,parameter的參數(shù)應(yīng)該不會在implemention看到,在綜合之前就會把這些參數(shù)吃掉了。
Q:有什么好用的時(shí)序繪圖工具?
A:WaveDrom是一個(gè)免費(fèi)開源的在線數(shù)字時(shí)序圖渲染引擎。它可以使用JavaScript, HTML5和SVG來將時(shí)序圖的WaveJSON描述轉(zhuǎn)成SVG矢量圖形,從而進(jìn)行顯示。WaveDrom可以嵌入到任何網(wǎng)頁中。
下圖是WaveDrom畫出來的時(shí)序圖:
image-20230611175031176
Q:fpga + dac輸出波形,為何鋸齒波的時(shí)候,頻率稍微高一點(diǎn),幅度下降,正弦波卻不會下降?
A:這跟鋸齒波的頻譜有很大關(guān)系,如果我們畫一下鋸齒波的頻譜,會發(fā)現(xiàn)它的頻譜是很寬的,不像正弦波是單一的頻點(diǎn),所以當(dāng)鋸齒波信號帶寬超過DAC的帶寬時(shí),輸出的信號就會被削弱。
審核編輯:劉清
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原文標(biāo)題:FPGA問答系列--clock skew是影響時(shí)序收斂嗎?
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