LPDDR4：移動(dòng)SoC RAM的整體封裝

移動(dòng)行業(yè)正在以非?？斓乃俣仍鲩L(zhǎng)，其對(duì)數(shù)據(jù)和帶寬的永無止境的渴望。我們見證了從撥號(hào)盤到觸摸屏，從黑白顯示器到具有數(shù)百萬種顏色的QHD 4k顯示器，以及從KB到GB的內(nèi)存空間在很短的時(shí)間內(nèi)的變化。最大的挑戰(zhàn)是在不影響性能或在功耗列中添加任何重要數(shù)字的情況下增加帶寬。應(yīng)對(duì)這一挑戰(zhàn)的解決方案是JEDEC發(fā)布的LPDDR或移動(dòng)DDR標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)已經(jīng)進(jìn)行了多次修訂，最新的是LPDDR4。LPDDR4 提供 4266 Mbps 的數(shù)據(jù)帶寬，幾乎是 LPDDR3 的兩倍。與 LPDDR3 相比，它還顯著降低了功耗。

在本博客中，我們將討論使 LPDDR4 在功耗、帶寬利用率、數(shù)據(jù)完整性和性能方面高效的功能。

DBI（數(shù)據(jù)總線反轉(zhuǎn)）

LPDDR4 中引入了一種新的 I/O 信令方案，稱為低壓擺幅端接邏輯 （LVSTL）。LVSTL 使用的電壓電平明顯低于以前版本的 LPDDR 中使用的電壓電平。這種信令方案的另一個(gè)優(yōu)點(diǎn)是，當(dāng)?shù)碗娖剑?）通過I/O驅(qū)動(dòng)器驅(qū)動(dòng)時(shí)，它不消耗終止功率。這意味著如果數(shù)據(jù)流中有更多的零，則消耗的功率將更少。引入了 DBI 功能，以在數(shù)據(jù)流中保留比 1 更多的零。DBI 在字節(jié)級(jí)粒度下工作。每當(dāng)一個(gè)字節(jié)包含超過四個(gè)位數(shù)的位為 <> 時(shí)，驅(qū)動(dòng)程序?qū)⒎崔D(zhuǎn)整個(gè)字節(jié)并發(fā)送相應(yīng)的數(shù)據(jù)掩碼反轉(zhuǎn) （DMI） 位，以通知接收器相應(yīng)的字節(jié)已反轉(zhuǎn)。

FSP（頻率設(shè)定點(diǎn)）

LPDDR4 增加了兩組物理寄存器空間（FSP0 和 FSP1），無需重新訓(xùn)練即可在兩個(gè)不同的工作頻率之間切換。這些寄存器集以兩種不同的頻率存儲(chǔ)DRAM所需的所有操作參數(shù)，一種處于有效模式，另一種處于陰影模式。DRAM 將使用兩種頻率進(jìn)行訓(xùn)練，參數(shù)將在命令總線訓(xùn)練模式下存儲(chǔ)在寄存器集中。FSP0 和 FSP1 之間的切換，反之亦然，只需在模式寄存器上寫入即可快速完成。

TRR（目標(biāo)行刷新）

在相同芯片尺寸內(nèi)，內(nèi)存密度的增加會(huì)導(dǎo)致 DRAM 單元更小。與較大的電池相比，較小的電池可以存儲(chǔ)較小的電荷，這反過來又可以降低噪聲容限，從而使系統(tǒng)更容易出現(xiàn)數(shù)據(jù)錯(cuò)誤。此外，密集放置的細(xì)胞對(duì)串?dāng)_干擾的免疫力較低，最終導(dǎo)致數(shù)據(jù)錯(cuò)誤。要對(duì)行執(zhí)行任何數(shù)據(jù)操作，需要先激活它。這里的“激活”意味著將行的電池置于較高的電壓電平，而該行的其他行保持較低的電壓電平。當(dāng)一行被快速激活時(shí)，其電壓電平也會(huì)相應(yīng)變化，最終由于電池的靠近而加速相鄰行電池的放電速率。由于DRAM單元以電荷的形式將數(shù)據(jù)信息存儲(chǔ)在電容器中，這些電荷往往會(huì)在一段時(shí)間內(nèi)放電，因此在刷新周期內(nèi)需要一個(gè)刷新周期來保留存儲(chǔ)的電荷。由于相鄰行電池的放電速率加快，可能會(huì)導(dǎo)致數(shù)據(jù)丟失，因?yàn)?a href="http://wenjunhu.com/tags/電容/" target="_blank">電容器在下一個(gè)刷新周期到來之前已完全放電。為了克服這種情況，LPDDR4 引入了目標(biāo)行刷新 （TRR） 機(jī)制。TRR 限制刷新周期內(nèi)單行的最大激活次數(shù)（MAC 計(jì)數(shù)）。每當(dāng)每行的激活計(jì)數(shù)（目標(biāo)行）達(dá)到 MAC 計(jì)數(shù)時(shí)，TRR 過程將刷新相鄰行（受害行）以避免數(shù)據(jù)丟失。

I/O 信號(hào)培訓(xùn)

LPDDR4 提供了多種訓(xùn)練，以對(duì)齊或重新調(diào)整 I/O 信號(hào)相對(duì)于 CLK 或其他信號(hào)引入的延遲。根據(jù) LPDDR4 的標(biāo)準(zhǔn)物理接口定義，有 CLK、CS、CA、DQ 和 DQS 信號(hào)需要正確對(duì)齊才能成功傳輸數(shù)據(jù)。由于CA線在CLK信號(hào)處采樣，因此CA和CLK之間應(yīng)存在適當(dāng)?shù)南辔魂P(guān)系。類似地，DQ在DQS信號(hào)上采樣，因此兩者之間應(yīng)該存在相位關(guān)系。為了保持這些階段關(guān)系，LPDDR4提出了訓(xùn)練機(jī)制。讓我們看看這些：

指揮總線培訓(xùn)：這用于將CS和CA信號(hào)相對(duì)于CLK信號(hào)對(duì)齊。上電時(shí)，接收器配置為低速操作。在高頻下工作時(shí)，必須對(duì)接收器進(jìn)行訓(xùn)練。時(shí)序裕量需要根據(jù)CBT程序?qū)崿F(xiàn)的更高時(shí)鐘頻率重新調(diào)整。CBT 模式的進(jìn)入和退出由模式寄存器寫入命令控制。在CBT模式下，DRAM將切換到FSP_OP設(shè)置，這也需要進(jìn)行訓(xùn)練。DRAM 在 CS 信號(hào)處對(duì) CA 總線進(jìn)行采樣，并將采樣信號(hào)的反饋提供給控制器，以便對(duì) CS 和 CA 信號(hào)進(jìn)行定時(shí)調(diào)整。

寫入分級(jí)：這用于調(diào)整 DQS 輸入信號(hào)相對(duì)于 CLK 信號(hào)的延遲。寫均衡訓(xùn)練模式的進(jìn)入和退出由模式寄存器寫入命令控制。DQS 信號(hào)由控制器驅(qū)動(dòng)，DRAM 對(duì) DQS 邊緣的 CLK 信號(hào)進(jìn)行采樣。DRAM 通過在 DQ 上提供捕獲的 CLK 級(jí)別的反饋來響應(yīng)控制器。此反饋可識(shí)別 DQS 相對(duì)于 CLK 的超前或滯后，以便控制器可以相應(yīng)地重新調(diào)整延遲。

寫作訓(xùn)練（DQS-DQ訓(xùn)練）： 這用于將 DQ 輸入信號(hào)延遲與 DQS 輸入信號(hào)對(duì)齊。進(jìn)入寫入訓(xùn)練模式時(shí)，MPC WR_DQ_FIFO命令必須由控制器發(fā)出。此命令在 DRAM 中寫入用戶定義的數(shù)據(jù)，然后控制器發(fā)出 MPC RD_DQ_FIFO命令從同一位置讀回?cái)?shù)據(jù)，并比較寫入和讀取的數(shù)據(jù)以重新調(diào)整 DQ 線路上的延遲。

這些功能使 LPDDR4 成為一個(gè)完整的封裝，非常適合用作任何移動(dòng) SoC 中的 RAM。這些功能必須在基于 LPDDR4 的 SoC 設(shè)計(jì)的任何驗(yàn)證計(jì)劃中解決。Synopsys 為 LPDDR4 提供了完整的驗(yàn)證解決方案，包括 JEDEC 和供應(yīng)商部件的運(yùn)行時(shí)選擇、一組內(nèi)置協(xié)議、時(shí)序和數(shù)據(jù)完整性檢查、可配置的時(shí)序參數(shù)、內(nèi)置的功能覆蓋范圍和驗(yàn)證計(jì)劃以及對(duì)內(nèi)存的后門訪問。

審核編輯：郭婷