Versal ACAP DDRMC-DDR4、LPDDR4和LPDDR4X外部參考時(shí)鐘設(shè)計(jì)指南

如76059 - Versal ACAP DDRMC - DDR4 和 LPDDR4/x PCB 仿真支持文章中所述，使用 Versal ACAP DDRMC 時(shí)，Vivado 會(huì)為外部參考時(shí)鐘端口自動(dòng)生成所需 I/O 標(biāo)準(zhǔn)約束。 這些約束可確保輸入?yún)⒖紩r(shí)鐘搭配所需參考電路使用時(shí)，能遵循各數(shù)據(jù)手冊(cè)要求正常運(yùn)作，并且 PVT 運(yùn)作期間也同樣如此。

雖然可以為 DDRMC 外部參考時(shí)鐘使用其他 I/O 標(biāo)準(zhǔn)和約束組合，但不建議違背這些設(shè)計(jì)準(zhǔn)則要求。 對(duì)于此類情境，用戶需查詢 Versal ACAP 數(shù)據(jù)手冊(cè)，了解受支持的 I/O 標(biāo)準(zhǔn)和輸入要求。

此外，受支持的 I/O 標(biāo)準(zhǔn)和 I/O 約束還存在其他限制，需交叉比對(duì)《Versal ACAP SelectIO 資源架構(gòu)手冊(cè)》(AM010) 以了解這些限制。 在某些情況下，如不使用 IP 生成的默認(rèn)設(shè)置，將導(dǎo)致與用戶生成的設(shè)置產(chǎn)生沖突，而在此情況下唯一的解決途徑是在 Vivado 外部手動(dòng)修改設(shè)計(jì)文件中 IP 生成的約束。

解決方法：

當(dāng) AXI_NOC 實(shí)例配置為包含集成的 DDRMC 時(shí)，在每個(gè) DDRMC 的 IP 外部邊界處會(huì)出現(xiàn) 1 個(gè) sys_clk 端口。此端口必須連接到一個(gè)時(shí)鐘源，用戶可在 AXI NoC 配置 GUI 的“DDR Basic”（DDR 基本設(shè)置）選項(xiàng)卡上選擇該時(shí)鐘源的頻率?！癉DR Basic”選項(xiàng)卡還提供了以下三個(gè)可用的“System Clock”（系統(tǒng)時(shí)鐘）選項(xiàng)以供選擇：“Differential”（差分）、“No Buffer”（無緩沖）或“Internal”（內(nèi)部）。

“Differential”和“No Buffer”都要求在 DDRMC 使用的三個(gè) XPIO bank 之一中的“Global Clock (GC)”（全局時(shí)鐘）輸入管腳上布局差分時(shí)鐘源。“Internal”使用 CIPS 中片上生成的內(nèi)部 HSM1 參考時(shí)鐘。 設(shè)計(jì)中任一或所有 DDRMC 實(shí)例都能使用該內(nèi)部 HSM1 參考時(shí)鐘。

外部參考時(shí)鐘應(yīng)保持穩(wěn)定運(yùn)行一段時(shí)間，然后才能啟動(dòng) DDRMC。

外部參考時(shí)鐘應(yīng)持續(xù)運(yùn)行，既不停止也不更改時(shí)鐘周期。

外部參考時(shí)鐘的 RMS 抖動(dòng)應(yīng)少于 3 ps，占空比應(yīng)為 50/50。

不支持?jǐn)U展頻譜時(shí)鐘設(shè)置。

下圖顯示的是使用 DDR4、LPDDR4 或 LPDDR4X 的 Versal ACAP DDRMC 應(yīng)用所期望的外部參考時(shí)鐘偏置電路。

VCCO 將因使用的存儲(chǔ)器技術(shù)而異：

DDR4 將使用 1.2 V

LPDDR4 將使用 1.1 V

LPDDR4X 將使用 1.2 V

AC 耦合電容器建議為 0.1 uF。

如需了解 ACAP DDRMC 接口的其他設(shè)計(jì)要求，請(qǐng)參閱《Versal ACAP PCB 設(shè)計(jì)用戶指南》(UG863)。

以下列示了 IP 生成的默認(rèn) I/O 標(biāo)準(zhǔn)和約束以供參考：

DDR4

LPDDR4

LPDDR4X

如需獲取有關(guān) I/O 標(biāo)準(zhǔn)和 IP 生成的默認(rèn)約束的更多詳細(xì)信息，請(qǐng)參閱76059 - Versal ACAP DDRMC - DDR4 和 LPDDR4/x PCB 仿真支持文章。

審核編輯：湯梓紅