如何解決大芯片的驗(yàn)證痛點(diǎn)

隨著后摩爾時(shí)代的到來(lái)， AI、5G、自動(dòng)駕駛等眾多熱門(mén)應(yīng)用不斷涌現(xiàn)，芯片規(guī)模呈指數(shù)級(jí)增長(zhǎng)，十億門(mén)甚至幾十億門(mén)的芯片設(shè)計(jì)比比皆是，芯片規(guī)模越大、工藝節(jié)點(diǎn)越高，流片成本也是水漲船高。為了提高流片成功率，EDA驗(yàn)證成為高端芯片設(shè)計(jì)必不可少的環(huán)節(jié)，貫穿從設(shè)計(jì)到量產(chǎn)的全流程。驗(yàn)證在整個(gè)芯片開(kāi)發(fā)過(guò)程中，投入時(shí)間最長(zhǎng)、耗費(fèi)資源最多，也面臨著諸多技術(shù)挑戰(zhàn)。如何解決大芯片的驗(yàn)證痛點(diǎn)，成為芯片設(shè)計(jì)公司的關(guān)注焦點(diǎn)。

一、EDA驗(yàn)證為何至關(guān)重要

如今芯片設(shè)計(jì)軟件已走過(guò)了60多年的浩浩蕩蕩發(fā)展史，其過(guò)程是從輔助繪圖CAD，到能夠仿真驗(yàn)證的CAE階段，再到模塊化的自動(dòng)化工具EDA。EDA作為集成電路設(shè)計(jì)的基礎(chǔ)工具，隨著大規(guī)模集成電路、計(jì)算機(jī)和電子系統(tǒng)設(shè)計(jì)技術(shù)的不斷發(fā)展，發(fā)揮了至關(guān)重要的作用，已經(jīng)從輔助性技術(shù)成為了芯片產(chǎn)業(yè)的核心支柱技術(shù)之一，是IC設(shè)計(jì)最上游、技術(shù)壁壘最高的部分。沒(méi)有EDA軟件的支持，芯片的設(shè)計(jì)成本將幾十上百倍地增加。

根據(jù)應(yīng)用場(chǎng)景的不同，EDA工具的使用主要分為設(shè)計(jì)、驗(yàn)證、封裝、制造等幾大類，其中驗(yàn)證（Verification）在EDA工具中覆蓋從前端邏輯設(shè)計(jì)、到后端物理設(shè)計(jì)、最終制造量產(chǎn)的整個(gè)環(huán)節(jié)，隨著芯片設(shè)計(jì)成本越來(lái)越高昂，以及集成度的提高，復(fù)雜性也在大幅提升，通過(guò)驗(yàn)證發(fā)現(xiàn)所有的設(shè)計(jì)缺陷和錯(cuò)誤已命系成敗，驗(yàn)證EDA工具已成為責(zé)任擔(dān)當(dāng)。

數(shù)據(jù)來(lái)源：IBS, Design Activities & Strategic Implications, July 2018

從驗(yàn)證來(lái)看，EDA軟件非常復(fù)雜，技術(shù)壁壘也很高，最重要的是不僅要開(kāi)發(fā)出工具，而且一定要不斷迭代，要有生態(tài)和客戶的支持，才能形成閉環(huán)。盡管國(guó)際三大巨頭經(jīng)過(guò)多年的積累，在驗(yàn)證市場(chǎng)已有相應(yīng)的成熟產(chǎn)品，但如果想進(jìn)一步創(chuàng)新和迭代，則必須要考慮向前兼容，這無(wú)疑是一個(gè)沉重的歷史包袱。這也促成了中國(guó)在驗(yàn)證EDA領(lǐng)域破局的機(jī)會(huì)。

二、大芯片有哪些驗(yàn)證痛點(diǎn)

大芯片一般指大型SoC芯片，包含AI engine、CPU、GPU等，多使用12nm以下先進(jìn)制程，應(yīng)用于機(jī)器學(xué)習(xí)、自動(dòng)駕駛、圖像識(shí)別、自然語(yǔ)言處理、數(shù)據(jù)中心等領(lǐng)域。對(duì)大芯片的驗(yàn)證，是一項(xiàng)復(fù)雜且具有挑戰(zhàn)的任務(wù)，主要痛點(diǎn)體現(xiàn)在如下四個(gè)方面。

第一，驗(yàn)證工具需要支持足夠大的芯片設(shè)計(jì)容量。大芯片的流片成本居高不下，流片失敗的損失難以估量，因此驗(yàn)證工具需要與時(shí)俱進(jìn)，能夠靈活堆疊，從而支持超大規(guī)模的芯片設(shè)計(jì)，并且保障正確性、可靠性。

第二，驗(yàn)證時(shí)間需要盡可能縮短。有些驗(yàn)證工具的自動(dòng)化程度較低，部分流程需要手動(dòng)干預(yù)，這將耗費(fèi)工程師的精力，影響芯片上市時(shí)間。比如，在原型驗(yàn)證方面，因芯片設(shè)計(jì)過(guò)大，需要進(jìn)行分割后才能驗(yàn)證，傳統(tǒng)方法是采用手動(dòng)分割，既費(fèi)時(shí)費(fèi)力，又極易出錯(cuò)，自動(dòng)、智能的分割方法及工具是必然趨勢(shì)。

第三，需要高效的調(diào)試工具。一旦出現(xiàn)問(wèn)題，需要盡快找到設(shè)計(jì)中的問(wèn)題點(diǎn)進(jìn)行調(diào)試，實(shí)現(xiàn)最快的迭代速度。面對(duì)復(fù)雜芯片，有些驗(yàn)證平臺(tái)的觀測(cè)性和調(diào)試性較差，影響驗(yàn)證效率。此外，調(diào)試工具在迭代過(guò)程中，還要不斷引入方法學(xué)和流程的創(chuàng)新，不僅支持功能的調(diào)試，還應(yīng)拓展至功耗、覆蓋率、安全等方面的調(diào)試；不僅要支持不同設(shè)計(jì)層級(jí)如RTL和Gate級(jí)的需求，還要支持事務(wù)級(jí)和系統(tǒng)級(jí)的驗(yàn)證調(diào)試。

第四，流片前的驗(yàn)證算力峰值需求如何解決。IC企業(yè)流片前存在3-6個(gè)月的算力峰值需求，芯片驗(yàn)證需要大內(nèi)存、高主頻的算力以及高性能存儲(chǔ)等。如果本地搭建，會(huì)耗費(fèi)大量人力、物力、財(cái)力，還會(huì)存在計(jì)算、存儲(chǔ)等硬件資源的限制，加上耗時(shí)的采購(gòu)與部署流程，導(dǎo)致驗(yàn)證工程師難以在預(yù)定上市時(shí)間內(nèi)完成所有期望的作業(yè)。

三、FPGA原型驗(yàn)證是大芯片驗(yàn)證的首選方法

面臨這些痛點(diǎn)，F(xiàn)PGA（現(xiàn)場(chǎng)可編程門(mén)陣列）原型驗(yàn)證已發(fā)展成為芯片公司首選的驗(yàn)證方法。FPGA原型驗(yàn)證，是基于FPGA的一種芯片功能驗(yàn)證方式。它利用了FPGA可以多次擦寫(xiě)的特性，在芯片RTL代碼開(kāi)發(fā)的過(guò)程中，將RTL代碼綜合到FPGA上來(lái)做芯片的功能驗(yàn)證。其目的是在芯片流片之前，為芯片開(kāi)發(fā)團(tuán)隊(duì)提供一個(gè)可以反復(fù)迭代的邏輯驗(yàn)證平臺(tái)。在芯片設(shè)計(jì)定型之后，流片回片之前，為軟件開(kāi)發(fā)團(tuán)隊(duì)提供一個(gè)可以提前開(kāi)發(fā)軟件功能的硬件環(huán)境，縮短芯片回片之后產(chǎn)品的上市時(shí)間。這個(gè)驗(yàn)證環(huán)境能夠讓芯片驗(yàn)證與軟件驗(yàn)證并行，確保芯片軟硬件功能在真實(shí)應(yīng)用場(chǎng)景中準(zhǔn)確無(wú)誤。

FPGA通過(guò)級(jí)聯(lián)，即可輕松實(shí)現(xiàn)大規(guī)模的芯片驗(yàn)證；并且運(yùn)行速度高，特別適合系統(tǒng)級(jí)驗(yàn)證。再進(jìn)一步通過(guò)級(jí)聯(lián)數(shù)臺(tái)FPGA原型驗(yàn)證仿真器，即可搭建EDA云數(shù)據(jù)中心，通過(guò)云端彈性算力，滿足IC企業(yè)峰值算力需求，并能有效降低企業(yè)的IT投入和運(yùn)維成本，提高芯片設(shè)計(jì)和驗(yàn)證的效率和質(zhì)量，還可以實(shí)現(xiàn)跨地域、跨平臺(tái)、跨設(shè)備的協(xié)同工作。

四、相比其它驗(yàn)證手段，F(xiàn)PGA原型驗(yàn)證有何優(yōu)勢(shì)

現(xiàn)代SoC芯片是一個(gè)軟硬件協(xié)同運(yùn)行的系統(tǒng)。上面有復(fù)雜的軟件運(yùn)行，和芯片硬件共同實(shí)現(xiàn)各種功能。與芯片協(xié)同工作的軟件系統(tǒng)，其設(shè)計(jì)、開(kāi)發(fā)和驗(yàn)證工作需要和芯片設(shè)計(jì)驗(yàn)證工作同步展開(kāi)。這樣才能保證芯片功能正確，降低芯片流片失敗的風(fēng)險(xiǎn)，縮短產(chǎn)品的上市周期。

為了保證芯片功能正確，在芯片RTL代碼開(kāi)發(fā)之后，需要經(jīng)過(guò)一系列的驗(yàn)證流程。常見(jiàn)的數(shù)字芯片驗(yàn)證手段，包括邏輯功能仿真、形式化驗(yàn)證、硬件仿真和FPGA原型驗(yàn)證等。

這幾種常見(jiàn)的數(shù)字芯片驗(yàn)證手段中，F(xiàn)PGA原型驗(yàn)證技術(shù)是最適合芯片軟硬件協(xié)同功能的驗(yàn)證技術(shù)之一。FPGA原型驗(yàn)證平臺(tái)可以提供調(diào)試芯片軟件必要的真實(shí)物理接口和硬件環(huán)境。這是邏輯功能仿真和形式化驗(yàn)證無(wú)法提供的。相比硬件加速器，F(xiàn)PGA原型驗(yàn)證平臺(tái)的軟件運(yùn)行速度快一個(gè)數(shù)量級(jí)，很大程度縮短了軟件運(yùn)行時(shí)間和驗(yàn)證迭代的周期，優(yōu)化接口邏輯運(yùn)行頻率可以使之對(duì)接真實(shí)設(shè)備，同時(shí)也使得軟硬件開(kāi)發(fā)驗(yàn)證并行成為可能。在芯片驗(yàn)證流程中，F(xiàn)PGA原型驗(yàn)證技術(shù)是軟硬件協(xié)同功能驗(yàn)證的必備解決方案，具有顯著的不可替代性。

因此，F(xiàn)PGA原型驗(yàn)證技術(shù)，作為主流且成熟的芯片驗(yàn)證方法，已成為數(shù)字芯片公司不可或缺的驗(yàn)證工具。

五、合見(jiàn)工軟數(shù)字驗(yàn)證全流程及新一代時(shí)序驅(qū)動(dòng)FPGA原型驗(yàn)證系統(tǒng)UV APS

上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（簡(jiǎn)稱“合見(jiàn)工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，核心是數(shù)字芯片驗(yàn)證的全流程支持，實(shí)現(xiàn)從點(diǎn)到面的突破。合見(jiàn)工軟現(xiàn)已推出完整的數(shù)字芯片驗(yàn)證全流程工具，包括：商用級(jí)別邏輯仿真器UVS，時(shí)序驅(qū)動(dòng)的高性能原型驗(yàn)證系統(tǒng)UV APS、數(shù)字功能仿真調(diào)試工具UVD、大規(guī)模功能驗(yàn)證回歸測(cè)試管理平臺(tái)VPS、即插即用的混合原型系統(tǒng)級(jí)IP驗(yàn)證方案HIPK。同時(shí)合見(jiàn)工軟還對(duì)上海阿卡思、孤波科技進(jìn)行戰(zhàn)略投資，補(bǔ)充形式化驗(yàn)證工具和半導(dǎo)體自動(dòng)化測(cè)試工具為全流程驗(yàn)證平臺(tái)。

其中，2022年6月發(fā)布的新一代時(shí)序驅(qū)動(dòng)FPGA原型驗(yàn)證系統(tǒng)UniVista Advanced Prototyping System（UV APS）為合見(jiàn)工軟旗艦產(chǎn)品。自產(chǎn)品面世以來(lái)，已經(jīng)在高性能計(jì)算、5G通信、GPU、人工智能、汽車電子等領(lǐng)域的IC企業(yè)中成功部署應(yīng)用。

UV APS單套設(shè)備使用了4片 FPGA，可靈活堆疊，最大容量支持25套設(shè)備級(jí)聯(lián)（100片F(xiàn)PGA互聯(lián)）。集成智能化、自動(dòng)化的全流程編譯軟件 APS Compiler，為芯片設(shè)計(jì)者提供了高效的驗(yàn)證方式，降低在驗(yàn)證階段的時(shí)間成本；同時(shí)提供豐富的FMC接口子卡，以適配各種接口驗(yàn)證，提供充足的One-Bank互聯(lián)通道，以支撐系統(tǒng)擴(kuò)展；配合深度調(diào)試方案，縮短測(cè)試周期，加快芯片上市。

圖 新一代時(shí)序驅(qū)動(dòng)FPGA原型驗(yàn)證系統(tǒng)UV APS

創(chuàng)新點(diǎn)一：創(chuàng)新自研的時(shí)序驅(qū)動(dòng)全流程編譯軟件APS Compiler

UV APS集成了創(chuàng)新自研的時(shí)序驅(qū)動(dòng)全流程編譯軟件APS Compiler，在性能和自動(dòng)化程度方面具有明顯優(yōu)勢(shì)。

在性能上：APS Compiler內(nèi)嵌時(shí)序驅(qū)動(dòng)分割引擎，可通過(guò)大范圍的TDM Ratio自動(dòng)最優(yōu)求解，輕松處理多達(dá)100顆FPGA的設(shè)計(jì)容量，讓邏輯電路運(yùn)行速度更快。同時(shí)，APS Compiler還能實(shí)現(xiàn)自動(dòng)化時(shí)序驅(qū)動(dòng)分割、片間走線、邏輯本地化、MCP（多周期路徑）分析等，使時(shí)序驅(qū)動(dòng)流程更完整。對(duì)于典型的SoC設(shè)計(jì)，APS Compiler的驗(yàn)證性能高達(dá)20+MHz，可輕松支持10億門(mén)以上設(shè)計(jì)的分割需求。

在自動(dòng)化程度上：APS Compiler可基于RTL Module的時(shí)序驅(qū)動(dòng)分割算法，提供全自動(dòng)和人工向?qū)煞N模式，助力實(shí)現(xiàn)高效驗(yàn)證。而對(duì)于FPGA不能支持的設(shè)計(jì)單元，比如多端口存儲(chǔ)（Multi-port Memory）、多維數(shù)組、跨模塊引用（XMR）、三態(tài)門(mén)（Tri-state）等，業(yè)界一些主流工具會(huì)要求用戶修改RTL代碼，而UV APS可實(shí)現(xiàn)自動(dòng)化轉(zhuǎn)換。

圖 UV APS自動(dòng)化時(shí)序驅(qū)動(dòng)編譯流程

創(chuàng)新點(diǎn)二：多樣化調(diào)試手段

在原型驗(yàn)證過(guò)程中，調(diào)試功能是不可或缺的。傳統(tǒng)FPGA原型驗(yàn)證平臺(tái)受限于自身容量，其觀測(cè)性和調(diào)試性較差，而UV APS在這兩方面做出了較大提升。

UV APS中的信號(hào)波形采集工具不占用FPGA內(nèi)部存儲(chǔ)空間，通過(guò)可配置的Trigger條件，抓取設(shè)計(jì)內(nèi)部信號(hào)波形，存儲(chǔ)到外部專用Memory上。可支持多種邏輯組合的觸發(fā)條件，波形顯示清晰便于直觀查看。

同時(shí)，UV APS支持FPGA芯片回讀捕獲調(diào)試，可讀取片內(nèi)寄存器值；Back Door功能可實(shí)現(xiàn)后門(mén)讀寫(xiě)，有效避免用戶頻繁地重啟系統(tǒng)；支持多FPGA、多觸發(fā)條件調(diào)試，多時(shí)鐘域信號(hào)采集至單一波形文件，多波形單一窗口組合顯示。此外，ECO功能通過(guò)利用VIVADO工具的增量布局布線特性，可以加快周轉(zhuǎn)時(shí)間。這些調(diào)試方式都能極大地提高調(diào)試效率，大幅縮短測(cè)試周期和上市時(shí)間。

圖 UV APS豐富的Debug功能

創(chuàng)新點(diǎn)三：大容量、拓展靈活的硬件系統(tǒng)

FPGA原型驗(yàn)證平臺(tái)作為一個(gè)生產(chǎn)工具，其硬件系統(tǒng)的大容量與可拓展的靈活性都將直接影響芯片驗(yàn)證的進(jìn)度。

在容量方面，UV APS硬件系統(tǒng)能夠支持最多25臺(tái)設(shè)備級(jí)聯(lián)。

在靈活性方面，UV APS硬件系統(tǒng)中單顆FPGA便可支持46路以上高速GTY收發(fā)器，速度高達(dá)28Gbps，支持多路全局可編程時(shí)鐘。此外，UV APS中單顆FPGA還擁有超過(guò)1700個(gè)IO接口，并提供FMC外部標(biāo)準(zhǔn)擴(kuò)展接口和One Bank連接器，可滿足用戶的互聯(lián)需求。

UV APS硬件系統(tǒng)還提供了自檢功能，同時(shí)支持上位機(jī)軟件控制上電、斷電功能，并且?guī)в校合到y(tǒng)狀態(tài)監(jiān)測(cè)、過(guò)流過(guò)壓保護(hù)、溫度監(jiān)測(cè)等一系列的安全保護(hù)措施。

創(chuàng)新點(diǎn)四：適配典型應(yīng)用場(chǎng)景的解決方案

合見(jiàn)工軟UV APS同時(shí)提供了面向多種行業(yè)應(yīng)用的原型驗(yàn)證子卡、Memory Model、Speed Adaptor及快速定制服務(wù)；UV APS支持PCIe Gen5、DDR5、HBM2e、HBM3、MIPI、LPDDR5、Gigabit Ethernet等高性能接口速率適配，支持虛擬原型混合驗(yàn)證等一系列適配多種典型應(yīng)用的解決方案，以滿足用戶對(duì)原型驗(yàn)證的各種復(fù)雜場(chǎng)景需求。

六、大芯片驗(yàn)證算力集群解決方案——企業(yè)級(jí)EDA云數(shù)據(jù)中心

區(qū)別于傳統(tǒng)的云數(shù)據(jù)中心，EDA云數(shù)據(jù)中心需要搭建專用的硬件仿真器，來(lái)進(jìn)行大規(guī)模的芯片驗(yàn)證。其次，數(shù)據(jù)安全性對(duì)IC企業(yè)尤為重要，必須確保芯片設(shè)計(jì)、驗(yàn)證是在安全的工作環(huán)境中。再結(jié)合靈活的付費(fèi)模式、云端彈性算力，EDA云數(shù)據(jù)中心可以有效降低企業(yè)的硬件投入成本，提高芯片驗(yàn)證效率。

以合見(jiàn)工軟針對(duì)某半導(dǎo)體設(shè)計(jì)公司的云數(shù)據(jù)中心項(xiàng)目為例，合見(jiàn)工軟為本項(xiàng)目定制化部署了企業(yè)級(jí)EDA云數(shù)據(jù)中心，建設(shè)了專用的IDC機(jī)房。根據(jù)客戶的算力要求，搭建了FPGA硬件驗(yàn)證云設(shè)備集群，級(jí)聯(lián)數(shù)百顆FPGA，全天候7x24小時(shí)運(yùn)行，為客戶的超大規(guī)模系統(tǒng)芯片做驗(yàn)證。并可同步運(yùn)作多種驗(yàn)證場(chǎng)景，包括芯片設(shè)計(jì)仿真Simulation云任務(wù)、系統(tǒng)級(jí)PCB設(shè)計(jì)軟件云任務(wù)等，同時(shí)支持跨地域驗(yàn)證團(tuán)隊(duì)協(xié)同使用云數(shù)據(jù)中心資源。

七、結(jié)語(yǔ)

基于自建的EDA云數(shù)據(jù)中心，結(jié)合新一代時(shí)序驅(qū)動(dòng)FPGA原型驗(yàn)證系統(tǒng)UV APS等旗艦產(chǎn)品，合見(jiàn)工軟在解決大芯片的驗(yàn)證問(wèn)題方面實(shí)現(xiàn)了升維和突破，不僅進(jìn)一步提升了我國(guó)在EDA驗(yàn)證工具領(lǐng)域的水平，也將為國(guó)內(nèi)半導(dǎo)體設(shè)計(jì)業(yè)的發(fā)展持續(xù)助力。

合見(jiàn)工軟秉承兩點(diǎn)原則為中國(guó)芯片企業(yè)提供支持：“以客戶為中心，以產(chǎn)品為核心競(jìng)爭(zhēng)力”。EDA是一個(gè)產(chǎn)品為王的行業(yè)，在保持技術(shù)和性能領(lǐng)先的同時(shí)，需要更快地把握設(shè)計(jì)公司的真正需求和痛點(diǎn)，從前端需求上研發(fā)和演進(jìn)EDA設(shè)計(jì)方法學(xué)，打造更好的產(chǎn)品和技術(shù)，并持續(xù)優(yōu)化，秉持“守正出新，篤行致遠(yuǎn)”的企業(yè)精神，合見(jiàn)工軟將不斷的進(jìn)行迭代和技術(shù)更新，以保持產(chǎn)品競(jìng)爭(zhēng)力。

審核編輯 ：李倩