聊聊2025年要到來的2nm工藝

上個(gè)月的2023北美技術(shù)研討會(huì)上，臺(tái)積電又又又透露了一些N2家族工藝節(jié)點(diǎn)的新消息——計(jì)劃中的2nm工藝節(jié)點(diǎn)會(huì)在2025-2026年到來。結(jié)合這次的消息，以及過去1、2年三星和Intel透露相關(guān)各自2nm節(jié)點(diǎn)的消息，本文嘗試展望一下2025年以后的2nm工藝。

有關(guān)未來工藝展望，或者foundry廠路線圖，是這幾個(gè)主要市場(chǎng)參與者給予市場(chǎng)信心的關(guān)鍵。所以雖然3nm都還沒真正拿在我們手上，Intel、三星、臺(tái)積電也早就在宣傳再靠后的2nm，甚至更先進(jìn)的工藝了，即便其中的某些八字都還沒一撇。

上個(gè)月的2023北美技術(shù)研討會(huì)上，臺(tái)積電又又又透露了一些N2家族工藝節(jié)點(diǎn)的新消息——計(jì)劃中的2nm工藝節(jié)點(diǎn)會(huì)在2025-2026年到來。那么結(jié)合這次的消息，以及過去1、2年三星和Intel透露相關(guān)各自2nm節(jié)點(diǎn)的消息，本文嘗試展望一下2025年以后的2nm工藝。

需要指出的是，以現(xiàn)如今半導(dǎo)體制造尖端工藝的復(fù)雜度和成本投入，即便foundry廠公布了技術(shù)路線圖，未來的變數(shù)也依然可能非常大——甚至連節(jié)點(diǎn)量產(chǎn)時(shí)間都只能做個(gè)參考。三星幾年前就曾說過3nm工藝有望于2020年全面上線；Intel早于2010年說過2017年就上馬7nm工藝；臺(tái)積電的放衛(wèi)星名場(chǎng)面更多...所以本文的所有內(nèi)容，在2025年之前就僅供參考。

最早的2nm，可能來自Intel？

從路（fang）線（wei）圖（xing）計(jì)劃表來看，臺(tái)積電和三星的一致口徑是2nm工藝預(yù)計(jì)于2025年開始量產(chǎn)——但起碼也是2025年下半年或者更晚的時(shí)間。

這里需要注意的問題是，“開始量產(chǎn)”“準(zhǔn)備好量產(chǎn)”并非芯片問世時(shí)間。比如如果臺(tái)積電N2工藝將在2025年下半年開始量產(chǎn)，則N2工藝的芯片真正上市至少需要等到2026年；且從營(yíng)收的角度來看，N2工藝產(chǎn)生的營(yíng)收也要到2026年才會(huì)反映到財(cái)報(bào)中。

Intel這邊：自從7nm/5nm時(shí)代，在半導(dǎo)體制造工藝技術(shù)上被臺(tái)積電和三星趕超，Intel就改變了技術(shù)迭代策略。從2022年Int?el投資者會(huì)議更新過的計(jì)劃表來看，Intel 20A工藝——通?？煽醋魇荌ntel版本的2nm工藝，即便Intel現(xiàn)在在市場(chǎng)宣傳上很忌諱去談x nm——“準(zhǔn)備好量產(chǎn)”的時(shí)間是2024年上半年。

今年2月Intel在國(guó)內(nèi)舉辦的戰(zhàn)略媒體溝通會(huì)上再度確認(rèn)了Intel 20A“測(cè)試芯片已流片”。不過需要注意的是，因?yàn)楝F(xiàn)在foundry廠的工藝名稱（比如Intel 20A, TSMC N2, Samsung 2GAP）越來越放飛自我，而工藝名稱并不代表晶體管或器件的實(shí)際物理尺寸，加上現(xiàn)在我們并不十分清楚這三家的“2nm”工藝的器件尺寸，所以仍然很難在同一平臺(tái)上去說這三者是同代工藝。

Intel 20A工藝的后續(xù)工藝是18A——也是Intel此前宣稱要重返半導(dǎo)體制造工藝王座的一代節(jié)點(diǎn)，預(yù)期“準(zhǔn)備好量產(chǎn)”的時(shí)間已經(jīng)被提前到了2024年下半年。如果各家foundry廠的未來工藝能如期交付，則顯然Intel會(huì)是最快的。

但如前文所述，尖端制造工藝foundry廠有放衛(wèi)星的傳統(tǒng)——當(dāng)然這也不是他們想看到的。畢竟尖端制造工藝的技術(shù)難度和成本攀升速度，造就了大量的不確定性。

全部切換至GAAFET的一代工藝

關(guān)注尖端制造工藝的同學(xué)應(yīng)該都知道，三星在3nm這代工藝上就要開始采用GAAFET結(jié)構(gòu)的晶體管上，替換用了這么多年的FinFET。GAA全稱gate-all-around——有關(guān)GAAFET器件結(jié)構(gòu)，我們此前已多有撰文提及。從示意圖就不能看出，原先的fin被橫置過來——橫置以后叫做nanosheet。

這種結(jié)構(gòu)的晶體管有效溝道寬度不僅靈活，而且比FinFET更大，能夠在器件整體尺寸縮減的情況下，達(dá)成更高的驅(qū)動(dòng)電流、更出色的性能、更低的漏電流。調(diào)整nanosheet的寬度和數(shù)量，是能夠表現(xiàn)這種結(jié)構(gòu)的靈活性的；則在更高性能、更低功耗之間就有了更大的選擇余地。

臺(tái)積電決定在N2工藝上采用nanosheet，而Intel則決定在Intel 20A工藝節(jié)點(diǎn)上采用RibbonFET。這些都是GAAFET結(jié)構(gòu)的具體實(shí)施。

目前對(duì)外公開了結(jié)構(gòu)、2nm節(jié)點(diǎn)迭代造成密度與性能變化的，臺(tái)積電似乎是唯一一個(gè)。臺(tái)積電在去年的技術(shù)研討會(huì)上提到，和N3E工藝相比，在相同功耗、相同晶體管數(shù)量的情況下，N2工藝能夠帶來性能方面10%-15%的提升；或者同頻率與復(fù)雜度下功耗25%-30%的下降；晶體管密度提升1.1倍。

性能、功耗數(shù)字變化，就臺(tái)積電工藝節(jié)點(diǎn)迭代的傳統(tǒng)來看，算是比較合理的。而且需要考慮到換晶體管結(jié)構(gòu)，前期經(jīng)驗(yàn)不足導(dǎo)致的效率問題。但晶體管密度只提升1.1倍，就顯得非常拉垮。但需要注意這里的1.1倍密度提升，是基于一顆典型芯片包含50%的邏輯電路、30%的SRAM單元，以及20%的模擬電路。

通常我們說N5→N3工藝1.6倍晶體管密度提升，是特指邏輯電路。工藝節(jié)點(diǎn)之間，模擬和存儲(chǔ)電路部分的器件尺寸微縮速度通常總是慢于邏輯電路的。而且近兩代先進(jìn)工藝節(jié)點(diǎn)，這兩者的微縮幅度尤其小。但無論如何1.1x都不是個(gè)很理想的數(shù)字。

在今年的技術(shù)研討會(huì)上，臺(tái)積電似乎更新了這個(gè)數(shù)字，變?yōu)?1.15x——對(duì)比對(duì)象當(dāng)然仍是N3E。其實(shí)N3E相比N3的器件密度，傳說還變大了（這也是N3可能被拋棄的一個(gè)體現(xiàn)）。比較正面的信息是，在本次活動(dòng)上臺(tái)積電說N2技術(shù)開發(fā)仍在軌道上，且不變的是2025年進(jìn)入量產(chǎn)。

臺(tái)積電表示在正式進(jìn)入大規(guī)模量產(chǎn)之前，其GAA晶體管性能正好于目標(biāo)規(guī)格的80%，且256Mb SRAM測(cè)試芯片的平均良率已經(jīng)超過了50%。據(jù)說能效和Vmin等方面的數(shù)據(jù)都比較理想，“非常適用于能效計(jì)算”需求。最近Synopsys才發(fā)布新聞稿說正與臺(tái)積電合作，針對(duì)N2工藝推進(jìn)數(shù)字與定制設(shè)計(jì)EDA流程。

除了臺(tái)積電的另外兩家，似乎尚未就2nm工藝公布什么像樣的數(shù)字。Intel只是說Intel 4相比Intel 7會(huì)有20%的每瓦性能提升；Intel 3相比Intel 4則有18%的每瓦性能提升；Intel 20A相比Intel 3有15%的每瓦性能提升。

Scotten Jones去年4月寫過一篇文章，提到Intel 20A相比上代工藝會(huì)有1.6x密度提升——這說的當(dāng)然就是邏輯電路的晶體管典型統(tǒng)計(jì)方式了。

來源：IC Knowledge

從當(dāng)時(shí)他給出的預(yù)測(cè)圖來看，如果只看晶體管密度，那么臺(tái)積電和三星仍將在絕對(duì)值上于2nm工藝節(jié)點(diǎn)上有所領(lǐng)先。這大約也能解釋Intel 20A的推出時(shí)間將早于臺(tái)積電N2和三星2GAP?；蛘哒fIntel 20A大概是實(shí)現(xiàn)了差拍/錯(cuò)位競(jìng)爭(zhēng)的。

的確在先進(jìn)制造工藝越往后發(fā)展的當(dāng)下，器件物理尺寸變化在不同的foundry廠之間可能會(huì)呈現(xiàn)出很大的不同；不同foundry廠的工藝也越來越難以劃歸到某一個(gè)統(tǒng)一的nm節(jié)點(diǎn)下。當(dāng)然也可能是Intel的技術(shù)偏向性、競(jìng)爭(zhēng)的市場(chǎng)領(lǐng)域有差異。但需要指出，IC Knowledge的這份數(shù)據(jù)可靠性是存疑的。

來源：WikiChip Fuse

有關(guān)三星2GAP的消息是最少的，我們能夠搜到有關(guān)三星2GAP的消息，大部分都是相關(guān)其2025年這個(gè)時(shí)間節(jié)點(diǎn)的。三星Foundry公開有關(guān)2GAP為數(shù)不多的信息是，2GAP會(huì)達(dá)成更高的晶體管密度——具體到晶體管結(jié)構(gòu)上，MBCFET（也就是GAAFET）會(huì)多一片nanosheet，也就達(dá)成了總共4片nanosheet。這一點(diǎn)倒是和Intel的RibbonFET類似，目的都是進(jìn)一步提升驅(qū)動(dòng)電流。

來源：WikiChip Fuse

另外三星去年還曾提過正著力在部分金屬層堆棧的提升上，包括single grain metal（著力于低電阻），以及direct-etched metal interconnect。

有關(guān)晶背供電（backsidepowerdelivery）

不過在三星2GAP工藝上，我們還了解到一則信息：那就是三星2nm會(huì)采用名為“BSPDN”的技術(shù)，全稱backside power delivery network。三星是在SEDEX 2022上提到這則消息的。The Lec報(bào)道說BSPDN的概念最早是IMEC于2019年談到的；IEDM 2021上也有相關(guān)2nm工藝的paper提到過backside power delivery。當(dāng)時(shí)這篇paper提到，對(duì)應(yīng)的設(shè)計(jì)相比于frontside power delivery達(dá)成了44%的性能提升、32%的能效提升。

關(guān)注過我們此前對(duì)Intel制造工藝解讀的同學(xué)，對(duì)于這里的backside power delivery應(yīng)該不會(huì)陌生——這也是未來半導(dǎo)體制造工藝的趨勢(shì)了。實(shí)際上Intel、臺(tái)積電的計(jì)劃表上也都能看到這項(xiàng)技術(shù)的實(shí)施。

Intel在此前的技術(shù)介紹中談到過Intel 20A工藝準(zhǔn)備采用一種名為PowerVia的技術(shù)，也就是backside power delivery。可能在具體實(shí)施上，三家的方案會(huì)存在一些差異。Intel的PowerVia是將供電網(wǎng)絡(luò)，或者叫電源軌全部移到晶體管另一側(cè)。傳統(tǒng)的互聯(lián)技術(shù)，供電和信號(hào)線路是混雜在一起的——或者說都在同一側(cè)，對(duì)性能和功耗都會(huì)有影響。

因?yàn)閭鹘y(tǒng)方案在設(shè)計(jì)上需要確保沒有信號(hào)干擾，供電線路往往就是信號(hào)通路的干擾，而互聯(lián)信號(hào)通路本身也會(huì)對(duì)供電電阻產(chǎn)生影響。所以將兩者分開放到晶體管兩側(cè)，也就能夠解決問題。如此，供電網(wǎng)絡(luò)可以直接連接晶體管，不需要通過上方的互聯(lián)堆棧；而信號(hào)互聯(lián)也能更為密集，信號(hào)傳輸效率，包括延遲表現(xiàn)也有了提升；電力互聯(lián)部分電阻也減少了。最終也就實(shí)現(xiàn)了性能、功耗、面積的優(yōu)化。

三星此前在SEDEX 2022上介紹說，和frontside power delivery網(wǎng)絡(luò)不同的是，BSPDN采用backside方式；frontside這一面放邏輯功能，而backside一面則用于供電或信號(hào)路由（signal routing）。主體上也是把供電網(wǎng)絡(luò)放到背面，嘗試解決傳統(tǒng)方案的各種路由擁塞問題。

就三家的放嘴炮程度（不是）來看，于backside power delivery這一技術(shù)上可能落后的是臺(tái)積電。從去年年中臺(tái)積電的歐洲技術(shù)研討會(huì)來看，2nm時(shí)代最初的N2工藝不會(huì)用上backside power delivery方案，或者叫backside power rails。臺(tái)積電當(dāng)時(shí)沒說是什么原因。不過AnandTech此前報(bào)道說，臺(tái)積電發(fā)現(xiàn)這項(xiàng)技術(shù)會(huì)增加不少額外工藝步驟，臺(tái)積電期望在最初的GAAFET實(shí)施上避開這些環(huán)節(jié)。

臺(tái)積電N2缺失backside power delivery可能是N2的晶體管密度提升并不大的原因之一。2026年的N2P工藝才會(huì)用上這個(gè)技術(shù)，以期解決BOEL流程中via電阻增加的更多問題，當(dāng)然也會(huì)對(duì)應(yīng)的提升晶體管性能、降低功耗。將供電網(wǎng)絡(luò)和數(shù)據(jù)連接進(jìn)行解耦，在過去這么多年來都是foundry廠的技術(shù)熱點(diǎn)。

只不過臺(tái)積電并未提到N2P將會(huì)帶來多大程度的性能、功耗表現(xiàn)、晶體管密度的提升。AnandTech說backside power rails能夠帶來“個(gè)位數(shù)功耗表現(xiàn)提升”和“兩位數(shù)的晶體管密度提升”——如此看來，N2P相比N2會(huì)是個(gè)比較大幅度的同代演進(jìn)。

最后值得一提的是，從臺(tái)積電目前的計(jì)劃表來看，其N2工藝家族還有個(gè)N2X工藝——類似于N3時(shí)代的N3X，是個(gè)性能增強(qiáng)版工藝，主要面向HPC類別的應(yīng)用，比如說高端CPU處理器。具體情況未知。

從前述所有資料來看，預(yù)期臺(tái)積電N2和2GAP最早與我們正式見面需要等到2026年，早如Intel 20A的問世起碼也得到2025年了——而且這些時(shí)間的可靠性都還相當(dāng)值得懷疑。不過2nm時(shí)代的市場(chǎng)競(jìng)爭(zhēng)或許會(huì)變得更加慘烈，不僅是因?yàn)槠骷陆Y(jié)構(gòu)的全面變遷和技術(shù)迭代，還在于Intel和三星都有在2nm節(jié)點(diǎn)與臺(tái)積電一較高下的決心。

審核編輯 ：李倩