介紹一種采用光SerDes而非電SerDes的高速收發(fā)器

小編最近在做邏輯綜合時，總在Verilog HDL以及SDC內見到SERDES時鐘以及相關約束，為了揭開電串行器/解串器Serdes的神秘面紗，小編查閱了相關資料和論文，并在此文中對SERDES進行介紹討論，同時介紹一種采用光電集成技術的，即采用光SerDes而非電SerDes的高速收發(fā)器。

圖1 簡單的串行器/解串器Serdes的架構圖（來源百度百科）

SerDes簡介

首先我們要了解什么是SerDes，SerDes的應用場景又是什么呢？SerDes又有哪些常見的種類？做過FPGA的小伙伴想必都知道串口，與并行傳輸技術相比，串行傳輸技術的引腳數(shù)量少、擴展能力強、采用點對點的連接方式，而且能提供比并行傳輸更高帶寬，而SerDes的主要作用就是把并行數(shù)據(jù)轉化成為串行數(shù)據(jù)，或者將串行數(shù)據(jù)轉化為并行數(shù)據(jù)的“器件”。

SerDes的全稱是SERializer（串行器）/DESerializer(解串器)，這種主流的高速的時分多路復用（TDM）,點對點的串行通信技術可以充分利用通信的信道容量，提升通信速度，進而大量的降低通信成本。目前，商用基于SerDes架構的通信協(xié)議最高可實現(xiàn)單通道56Gbps（好像已經可達112Gbps）的速率，在未來高帶寬、低成本的應用領域會越來越廣泛。

實際上PCIE，JESD204B等復雜協(xié)議都是基于SerDes協(xié)議，常見的電SerDes就PCIE等協(xié)議來說，更接近物理層，所以SerDes通常又被稱之為物理層（PHY）器件。正是因為SerDes的強電氣屬性，使得Serdes具有以下優(yōu)點：

1. 減少布線沖突（非獨立時鐘嵌入在數(shù)據(jù)流中，解決了限制數(shù)據(jù)傳輸速率的Signal時鐘的Jilter問題）； 帶寬高 ； 2. 引腳數(shù)目少； 3. 抗噪聲、抗干擾能力強（差分傳輸）； 4. 降低開關噪聲； 5. 擴展能力強； 6. 更低的功耗和封裝成本；

根據(jù)SerDes的結構的不同可以將其分為四類：

并行時鐘SerDes：將并行寬總線串行化為多個差分信號對，傳送與數(shù)據(jù)并聯(lián)的時鐘。這些SerDes比較便宜，在需要同時使用多個SerDes 的應用中，可以通過電纜或背板有效地擴展寬總線；

8B/10B編碼SerDes（最常見的結構）：將每個數(shù)據(jù)字節(jié)映射到10bit代碼，然后將其串行化為單一信號對。10位代碼是這樣定義的：為接收器鐘恢復提供足夠的轉換，并且保證直流平衡（即發(fā)送相等數(shù)量的‘1’和‘0’）。這些屬性使8B/10B編碼SerDes 能夠在有損耗的互連和光纖傳輸中以較少的信號失真高速運行；

嵌入式時鐘SerDes：將數(shù)據(jù)總線和時鐘串化為一個串行信號對。兩個時鐘位，一高一低，在每個時鐘循環(huán)中內嵌串行數(shù)據(jù)流，對每個串行化字的開始和結束成幀，并且在串行流中建立定期的上升邊沿。由于有效負載夾在嵌入式時鐘位之間，因此數(shù)據(jù)有效負載字寬度并不限定于字節(jié)的倍數(shù)；

位交錯SerDes：將多個輸入串行流中的位匯聚為更快的串行信號對。

SerDes支持非常多的的主流工業(yè)標準，比如Serial RapidIO ，F(xiàn)iberChannel（FC），PCI-Express（PCIE），Advanced Switching Interface，Serial ATA（SATA），1-Gb Ethernet，10-GbEthernet（XAUI），Infiniband 1X，4X，12X等。

SerDes結構

事實上在SerDes收發(fā)器內部包括高速串并轉換電路、時鐘數(shù)據(jù)恢復電路、數(shù)據(jù)編解碼電路、時鐘糾正和通道綁定電路，為各種高速串行數(shù)據(jù)傳輸協(xié)議提供了物理層（PHY）基礎。而主流的8B/10B編碼SerDes則主要由物理介質相關子層（ PMD）、物理媒介適配層（Physical MediaAttachment，PMA）和物理編碼子層（ Physical Coding Sublayer，PCS ）所組成，且收發(fā)器的TX發(fā)送端和RX接收端功能獨立。

圖2 SerDes收發(fā)器內部的電路物理層結構圖

各物理層的作用：

1. PCS層，負責數(shù)據(jù)流的編碼/解碼，是標準的可綜合CMOS數(shù)字邏輯，可以通過邏輯綜合實現(xiàn)軟硬綜合實現(xiàn)。

2. PMA層，是數(shù)?；旌螩ML/CMOS電路，負責負責串化/解串化，是理解SerDes區(qū)別于并行接口的關鍵。

3. PMD層，負責串行信號通信。

涉及模塊：

1. TXPLL：這個模塊主要使用具有1ps以下的抖動的時鐘為參考，輸出數(shù)GHZ級的時鐘。

2. RXCDR(時鐘恢復）：這個模塊是一個復雜的控制回路，作用是來追蹤傳入數(shù)據(jù)的平均相位，并不管Path上的任何SI或失真，通常是通過復雜的相位旋轉器或CDR驅動的鎖相環(huán)來完成的。

3. TXdriver：這個模塊把序列化模塊轉化為差分信號。

4. RX均衡器：此模塊用連續(xù)的時間均衡器以及DFE（裁決反饋均衡器）來均衡高速效應，通常需要一個自動增益的電路來促進均衡效果，RX均衡器通常以狀態(tài)機邏輯和軟件的形式來實現(xiàn)自動校準。

轉化過程：

1. 發(fā)送（TX）即并轉串 簡單的來說就是并行信號通過FiFO，傳遞給內部的8b/10b編碼器、擾碼器，防止數(shù)據(jù)連0/1，之后傳遞給串行器進行轉化，經過均衡器均衡后，由驅動發(fā)出。

2. 接收（RX）即串轉并 簡單的來說就是輸入的串行信號經過線性均衡器均衡后，去除了高速時鐘的jilter后，CDR從數(shù)據(jù)中恢復Caputure時鐘，并通過解串器轉為對齊的并行信號，由驅動發(fā)出。

光SerDes解串器

目前光互連中電串行/反串行器(SerDes)的高功耗和速度提升障礙是光互連發(fā)展的阻礙，人們逐漸把目光投向光SerDes的高速收發(fā)器。光SerDes解串器采用時間交錯的多路復用技術來進行并行串行光信號的直接轉換，同時電SerDes的缺失極大地降低了數(shù)據(jù)傳輸通道中的功耗，以一個工作在20個數(shù)據(jù)速率為2GHz的并行數(shù)字路徑和1個40GHz串行光通道之間的光SerDes收發(fā)器為例，其功耗僅為13.5pJ/b左右，要遠遠低于同類型電SerDes的靜態(tài)功耗。同時結合波分復用(WDM)、脈沖幅度調制(PAM)、正交相移鍵控(QPSM)等多種光復用技術，可進一步提高帶寬。

在數(shù)據(jù)中心、超級計算機和光纖接入網的數(shù)據(jù)通信中，對未來帶寬的需求不斷增長，這促使傳統(tǒng)的電子鏈路被光鏈路取代，用于片內和片外通信。雖然光學技術在帶寬、損耗、串擾、電磁兼容等方面具有優(yōu)勢，但由于光信號不能直接由處理器處理，需要將光信號轉換為電信號。傳統(tǒng)的光互連通信解決方案是將并行電信號通過芯片內部的串行器/反串行器(SerDes)轉換為高速串行電信號，再通過芯片外部的光收發(fā)器轉換為光信號。由于SerDes電路的高功耗和鏈路比特率，光互連的發(fā)展逐漸面臨瓶頸。收發(fā)器的大部分功率消耗在模擬電路，特別是SerDes上，而不是光學器件上。

以當前28Gb/s系統(tǒng)為例，收發(fā)器的光電轉換(EO)和光電轉換(OE)功耗僅為7.2pJ/b。但是整個鏈路的功率預算增長到29.5pJ/b，其中22.3pJ/b(75.6%)是由SerDes電路貢獻的，這與OE-EO轉換沒有直接關系。進一步的帶寬擴展受到嚴重限制，因為需要均衡來恢復信號完整性，并在高速串行鏈路的末端重新計時，即使是非常短的幾英寸距離。同時提高比特率和保持低功耗是不可持續(xù)的。因此，最好是提高并行度來提高鏈路比特率。但是并行化程度的提高是由芯片的引腳數(shù)決定的，而引腳數(shù)是由制造工藝、芯片尺寸、芯片頂層設計等決定的。

簡單地說，光SerDes就是利用時分復用技術將并行電信號加載到光載波上，獲得單波長單通道電平可能高于40Gb/s的串行光傳輸，同時完成光電和串并聯(lián)轉換。如圖3所示，傳統(tǒng)的電子SerDes收發(fā)器需要兩級轉換，以高速串行電信號為介質，將低速并行電信號轉換為高速串行光信號，而光SerDes收發(fā)器實現(xiàn)了低速并行電信號與高速串行光信號的直接轉換，即比傳統(tǒng)的電SerDes多了一級光電信號轉化。

圖3 兩種收發(fā)器的比較。(a)在傳統(tǒng)收發(fā)器中，以高速串行電信號為介質，利用電子SerDes將并行電信號轉換為高速串行光信號。(b)在所提出的收發(fā)器中，利用光SerDes將并行電信號直接轉換為高速串行光信號。

審核編輯：劉清