高速微存儲(chǔ)器接口時(shí)序

本應(yīng)用筆記介紹了與DS80C320以外的Maxim高速微控制器的外部存儲(chǔ)器接口。使用這些微控制器的系統(tǒng)設(shè)計(jì)人員必須了解不同器件系列的多路復(fù)用地址/數(shù)據(jù)鎖存要求和鎖存參數(shù)。討論了EPROM和SRAM參數(shù)，以確保微控制器和外部器件之間的正確匹配。

介紹

DS80C320微控制器是Maxim全新高速微型系列的首款產(chǎn)品。該系列現(xiàn)在包括DS80C310、DS87C5x0、DS80C390、DS80C400、DS5230、DS5250等。DS80C320問(wèn)世時(shí)，發(fā)布了應(yīng)用筆記57“DS80C320存儲(chǔ)器接口時(shí)序”，描述了存儲(chǔ)器接口的獨(dú)特速度要求。 到它。本應(yīng)用筆記與最近推出的系列產(chǎn)品具有相同的用途。

基于高速微的系統(tǒng)常見(jiàn)配置如圖1所示。在此示例中， 程序中包括程序（EPROM）和數(shù)據(jù)（SRAM）存儲(chǔ)器器件。當(dāng)然，隨著 基于EPROM的器件，如DS87C520，很可能不需要其他程序存儲(chǔ) 在處理器外部。但是，為了本討論的目的，將假定外部 將使用程序存儲(chǔ)。如果應(yīng)用程序要求同時(shí)使用板載和外部程序 存儲(chǔ)器中，可能需要一些額外的解碼邏輯（未示出），以便兩個(gè)存儲(chǔ)器空間 不要重疊。

圖1.典型的高速微系統(tǒng)。

與所有 8051 外部?jī)?nèi)存接口一樣，處理器的端口 0 線(xiàn) （P0.7–P0.0） 承載兩個(gè)地址 和數(shù)據(jù)，鎖存器用于解復(fù)用信息。閂鎖的具體部件號(hào)為 由系統(tǒng)的速度要求決定，如下所述。但是，一般來(lái)說(shuō)，閂鎖 將是 '373 或 '573 類(lèi)型。這兩種器件類(lèi)型之間的主要區(qū)別在于引腳排列。在'573上， 所有輸入均位于封裝的一側(cè)，所有輸出位于另一側(cè)。這樣可以更方便 董事會(huì)布局。

從處理器的端口 2 地址總線(xiàn) （P2.7–P2.0） 連接到內(nèi)存的線(xiàn)路數(shù) 地址總線(xiàn)在圖中顯示為“N”?！癗”的確切值由 使用的內(nèi)存設(shè)備。

本應(yīng)用筆記基于DS87C520的時(shí)序，但本文討論的原理應(yīng)適用于高速微控制器家族的任何成員。請(qǐng)務(wù)必檢查所用器件的數(shù)據(jù)手冊(cè)，了解與此處示例的微小時(shí)序差異。

閂鎖要求

由于端口 0 （AD7–AD0） 總線(xiàn)的高速，必須考慮以下選擇： 用于地址解復(fù)用的鎖存器。通過(guò)查看高速微型數(shù)據(jù)手冊(cè)，可以看出 對(duì)鎖存器施加了一些時(shí)序約束。例如，CPU 參數(shù) t阿弗爾（端口 0 對(duì)ALE有效的地址 低）確定最短設(shè)置時(shí)間（t蘇） 閂鎖實(shí)際上將具有。這 參數(shù) TLHLL和 t拉克斯也會(huì)影響鎖存器的時(shí)序要求。表 1 顯示了 33MHz 工作的 CPU 參數(shù)，以及對(duì)各種鎖存器系列的要求。對(duì)于 參數(shù) 在表中，CPU 參數(shù)必須大于閂鎖參數(shù)?？梢?jiàn)， 違反了 HC 鎖存器系列所需的最短設(shè)置和保持時(shí)間（突出顯示）。為此 原因，該系列不能用于33MHz工作。

鎖存器的另一個(gè)相關(guān)特性是其從輸入到輸出的傳播延遲。由于閂鎖在 地址路徑，此參數(shù)對(duì)內(nèi)存時(shí)序要求有直接而顯著的影響。 下一節(jié)將討論此參數(shù)。

表 1.閂鎖參數(shù)

程序存儲(chǔ)器

如圖 1 所示，程序存儲(chǔ)器（通常為 EPROM 或閃存）與處理器的 LSB 地址接口 通過(guò)地址解復(fù)用鎖存器。EPROM還通過(guò) MSB 地址總線(xiàn)和程序存儲(chǔ) ENable（/PSEN）信號(hào)。處理器始終輸出 MSB 地址在 LSB 地址之前，因此可以忽略此接口。但是，剩下的兩個(gè)中的每一個(gè) 必須檢查接口以了解最關(guān)鍵的時(shí)間。EPROM的相關(guān)時(shí)序參數(shù) 可以通過(guò)評(píng)估器件的數(shù)據(jù)手冊(cè)來(lái)找到器件。表 2 總結(jié)了 來(lái)自?xún)蓚€(gè)不同制造商1的多種速度等級(jí)的EPROM。

EPROM參數(shù)

注意：X/Y 表示 Atmel/AMD 設(shè)備之間的差異。

在評(píng)估處理器、鎖存器和 EPROM 的時(shí)序規(guī)格時(shí)，可以看出 最關(guān)鍵的時(shí)序路徑是通過(guò)LSB地址總線(xiàn)。地址必須出現(xiàn)在這輛公共汽車(chē)上， 通過(guò)鎖存器，尋址EPROM，EPROM必須在比 中央處理器參數(shù) tAVIV1.由于鎖存器位于路徑中，因此該總線(xiàn)的時(shí)序可以通過(guò) 等式如下：T支柱+ 噸行政協(xié)調(diào)會(huì)< 噸AVIV1.DS87C520數(shù)據(jù)資料顯示 那 tAVIV1是時(shí)鐘速度的函數(shù)（表示為 t中聯(lián)），由下式給出： tAVIV1= 3噸中聯(lián)- 32ns。求解 33MHz 的這些方程 使用F型鎖存器操作時(shí)，可以看出需要小于52ns的EPROM訪(fǎng)問(wèn)時(shí)間。這說(shuō)明閂鎖速度直接影響EPROM所需的速度。

表 3 顯示了針對(duì)各種 CPU 時(shí)鐘速度推薦的 EPROM 速度和鎖存器類(lèi)型。這 建議的速度等級(jí)基于上述公式以及EPROM和鎖存時(shí)序參數(shù)。 進(jìn)一步的評(píng)估表明，EPROM參數(shù)tDF也可能是某些高位的關(guān)鍵參數(shù)。 CPU 時(shí)鐘速度。此參數(shù)必須始終小于 CPU 參數(shù) tPXIZ.

表 3.推薦的 EPROM 速度

*噸行政協(xié)調(diào)會(huì)< 20ns 可能需要不同的內(nèi)存技術(shù)。

數(shù)據(jù)存儲(chǔ)器

有許多因素使數(shù)據(jù)存儲(chǔ)器（SRAM）與高速接口 微控制器系列極其簡(jiǎn)單。首先，SRAM器件通常更快，更容易。 提供更高的速度等級(jí)。事實(shí)上，有時(shí)很難找到一個(gè)慢速的SRAM。一個(gè)更多的 重要的因素是所有高速微型系列成員都能夠插入拉伸循環(huán) 到 MOVX 指令中。這為支持高速和低速提供了一種方便的方法 設(shè)備位于同一數(shù)據(jù)總線(xiàn)上，無(wú)需外部支持硬件。所有高速微型系列 成員默認(rèn)對(duì) MOVX 指令使用一個(gè)拉伸循環(huán)。為了獲得最大吞吐量， 應(yīng)用軟件可以寫(xiě)入某些特殊功能寄存器（SFR）位并導(dǎo)致MOVX 以零拉伸周期操作的說(shuō)明。此默認(rèn)條件方便現(xiàn)有設(shè)計(jì) 可能沒(méi)有快速 RAM。即使在高速系統(tǒng)中，也可能沒(méi)有必要或不希望 全速執(zhí)行數(shù)據(jù)訪(fǎng)問(wèn)。此外，還有各種內(nèi)存映射外圍設(shè)備，例如 作為L(zhǎng)CD顯示器或UART，速度不夠快，無(wú)法跟上全速高速微型。這 如果需要，靈活性允許用戶(hù)以一些性能換取較慢的數(shù)據(jù)RAM。對(duì)于 接下來(lái)的討論，將假設(shè)零拉伸周期的最壞情況計(jì)時(shí)場(chǎng)景。

為了獲得最佳性能，即，將零拉伸周期數(shù)據(jù)存儲(chǔ)器訪(fǎng)問(wèn)編程到 處理器，MOVX 指令需要兩個(gè)機(jī)器周期。指令的獲取需要一個(gè) 機(jī)器周期留下一個(gè)機(jī)器周期用于內(nèi)存讀取或?qū)懭?。在?shù)據(jù)分析中 內(nèi)存的時(shí)序要求如下，將假定表 3 中的建議具有 被跟蹤。

通過(guò)分析，可以確定四個(gè)SRAM時(shí)序參數(shù)是必要的，并且足以滿(mǎn)足處理器在大多數(shù)情況下的時(shí)序要求。這些參數(shù)及其對(duì)各種速度等級(jí)的值如表4所示。在數(shù)據(jù)讀取操作期間，處理器預(yù)計(jì)從地址更改到有效數(shù)據(jù)可用的時(shí)間為 71ns （tAVDV1= 3tCLCL-29） 或更短。如果從此參數(shù)中減去 F373 鎖存器 （8ns） 從 D 到 Q 的傳播延遲，則獲得 54ns 的存儲(chǔ)器地址訪(fǎng)問(wèn) （tAA） 要求。同樣對(duì)于數(shù)據(jù)讀取操作，從/RD信號(hào)變低到從存儲(chǔ)器器件接收到有效數(shù)據(jù)的時(shí)間必須為38ns （tRLDV = 2tCLCL - 22）或更短。由于處理器的/RD信號(hào)與存儲(chǔ)器的/OE引腳相連，因此存儲(chǔ)器的輸出使能訪(fǎng)問(wèn)時(shí)間（tOE）必須小于38ns。由于處理器讀取數(shù)據(jù)后，SRAM必須在25ns內(nèi)放棄總線(xiàn)（tRHDZ = tCLCL - 5）。這就決定了SRAM參數(shù)tOHZ小于25ns。對(duì)于寫(xiě)入，處理器將提供 56ns 的最小寫(xiě)入脈沖 （tWLWH = 2 tCLCL - 5），等于 SRAM 所需的最小寫(xiě)入脈沖寬度 （tWP）。基于這四個(gè)計(jì)算參數(shù)和表4所示的假設(shè)SRAM速度，可以針對(duì)許多不同的時(shí)鐘頻率確定合適的速度器件。表 5 中給出了推薦的 RAM 速度的摘要，其中假設(shè) F373 鎖存器公平。應(yīng)該注意的是，關(guān)鍵時(shí)序參數(shù)并不總是訪(fǎng)問(wèn)時(shí)間。由于處理器的高速和內(nèi)存參數(shù)關(guān)系的變化，必須檢查所有四個(gè)參數(shù)的任何特定時(shí)鐘速度。

表 4.SRAM 參數(shù)

表 5.基于 t 的建議 RAM 速度AVDV1帶 'F 閂鎖

其他注意事項(xiàng)

本應(yīng)用筆記中使用的所有時(shí)序計(jì)算均基于DS87C520中的公式。 數(shù)據(jù)表。這些規(guī)格假設(shè)指定信號(hào)的容性負(fù)載大致相等。如果 使用圖1的配置，這是實(shí)現(xiàn)的。但是，如果任何信號(hào)連接到附加信號(hào) 負(fù)載，然后應(yīng)評(píng)估包括附加器件在內(nèi)的容性負(fù)載。如果有 顯著差異，在關(guān)鍵路徑分析中應(yīng)使用額外的裕量，并且適當(dāng) 選定的內(nèi)存速度。對(duì)于較舊或非常規(guī)的SRAM設(shè)備，明智的做法可能是 確認(rèn)其他重要的時(shí)序參數(shù)（例如寫(xiě)入活動(dòng)前的數(shù)據(jù)設(shè)置）。然而，在 接受調(diào)查的設(shè)備，滿(mǎn)足上述四個(gè)參數(shù)將有資格使用該設(shè)備。

審核編輯：郭婷