趨膚效應(yīng)對(duì)DDR走線繞等長(zhǎng)的影響

手機(jī)上LPDDR5怎么看不到繞線等長(zhǎng)設(shè)計(jì)？頻率越來(lái)越高，為什么DDR繞線等長(zhǎng)的要求卻越來(lái)越低了？其實(shí)從LPDDR3開始，手機(jī)上很少有見到夸張的繞線了，都是直接芯片公司提供的DOME板來(lái)Copy線的。

最早是做X86架構(gòu)的電腦主機(jī)板的，DDR部分要單獨(dú)分出一個(gè)人力來(lái)繞線的。首先，DDR繞線等長(zhǎng)要考慮芯片內(nèi)部長(zhǎng)度（Pin Delay），也就是僅僅保證CPU到DDR的Pin to Pin的長(zhǎng)度相等是不行的，要考慮CPU和DDR內(nèi)部的芯片內(nèi)部焊接長(zhǎng)度Pin Delay，而且CLK線的長(zhǎng)度要比Data線長(zhǎng)出200mil左右。

圖 1 DDR繞線的PCB圖

元件堆疊裝配（PoP， Package on Package）， 在底部元器件上面再放置元器件，邏輯+存儲(chǔ)通常為2到4層，存儲(chǔ)型PoP可達(dá)8層。外形高度會(huì)稍微高些，但是裝配前各個(gè)器件可以單獨(dú)測(cè)試，保障了更高的良品率，總的堆疊裝配成本可降至最低。器件的組合可以由終端使用者自由選擇， 對(duì)于3G移動(dòng)電話，數(shù)碼像機(jī)等這是優(yōu)選裝配方案。

從 LPDDR4開始，手機(jī)線路板上大多使用POP焊接工藝，直接焊接在CPU的背部焊盤上，很少有見到在PCB板子上的，比如華為的P30，可以看到DDR的空間被一顆EMMC替代，DDR4和CPU已經(jīng)使用POP工藝立體疊裝在同一個(gè)地方了。

圖 2 CPU與DDR的POP立體貼裝工藝 那究竟為什么到DDR5，頻率提高了，反而很少繞線了呢？答案是：不是不繞，而是繞了等長(zhǎng)也沒用。為了解答這個(gè)問題，不妨先一起來(lái)做一個(gè)仿真的習(xí)題。

【題目】下圖有甲乙兩根都是100mil的信號(hào)線，如果各有一個(gè)高電位信號(hào)開始從1傳輸?shù)?，哪根線的2端先收到信號(hào)？

圖 3 【A】甲2先收到 【B】乙2先收到 【C】同時(shí)收到

如果把信號(hào)線當(dāng)作一個(gè)高速公路，電荷是一輛車（當(dāng)然電荷移動(dòng)速度是很慢的），那肯定是直線路況最好，車速最快，應(yīng)該選A；如果考慮到電流的速度都是按照6mil/ps，那就是雖然有拐彎，但整體路線長(zhǎng)度是一樣的，到達(dá)時(shí)間應(yīng)該也是一樣的，應(yīng)該選C。

那到底是A還是C呢？使用ADS來(lái)對(duì)這兩根信號(hào)線進(jìn)行仿真，下圖為仿真結(jié)果，藍(lán)色和紅色分別是甲和乙的時(shí)域波形圖，可以看到乙剛開始一直領(lǐng)先的，在上升到0.8的時(shí)候，甲開始追上乙，然后提前到達(dá)0.9的高度上。至于為什么沒有達(dá)到1那是另外一個(gè)問題，咱們不做考慮，那結(jié)果就是甲先到達(dá)了嗎？當(dāng)然不是這么簡(jiǎn)單的，衡量一個(gè)信號(hào)至高電平，一般下限為70%，也就是高電平是1V，到達(dá)0.7V就可以達(dá)到置1的效果，就像咱們考試，達(dá)到60分就及格了，不一定非要人人100分，信號(hào)也是如此的。

那接下來(lái)就要看甲和乙誰(shuí)先到達(dá)0.7V的位置了，從上圖很明顯可以看到紅色線首先到達(dá)0.7V的位置， 那就說(shuō)明是乙先到的，所以答案不是A，也不是C，而是B，意不意外？

那接下來(lái)咱們就分析下為什么答案選B，首先在PCB上的銅箔走線是有寬度的，我們知道信號(hào)有個(gè)特性，就是會(huì)自動(dòng)尋找最近的路徑，比如兩點(diǎn)信號(hào)總會(huì)尋找到最近的回流路徑?？梢园鸭滓覂筛€看成一個(gè)跑道，而電子就是一個(gè)個(gè)的運(yùn)動(dòng)員，如果信號(hào)的頻率很低，這些電子就可以邁著整齊的步伐跑步了，就像咱們上學(xué)時(shí)候的早上出操，可以保持隊(duì)形。

但進(jìn)入高頻以后就不一樣了，就像咱們1000米跑步，大家都知道內(nèi)側(cè)的距離最短，都會(huì)爭(zhēng)搶著去跑道的內(nèi)側(cè)，這個(gè)時(shí)候就無(wú)法保持原來(lái)整齊的隊(duì)形了。

電子也是一樣的，它就像賽車手一樣，很聰明的自動(dòng)尋找內(nèi)側(cè)的最短路徑，如下圖中綠色的路徑，這樣就造成了實(shí)際的路徑長(zhǎng)度要遠(yuǎn)遠(yuǎn)小于100mil， 彎曲的部分越多，實(shí)際的路徑就越短。

但這個(gè)問題還沒有結(jié)束，我們知道PCB上銅箔不僅有寬度，還有厚度，由于蝕刻的原因，銅箔的橫截面形成上窄下寬的梯形結(jié)構(gòu)。由于高頻中存在趨膚效應(yīng)，所有的電子都是走在趨膚深度范圍內(nèi)的，如下圖所示。陰影部分是電子通過的空間，上部白色部分，實(shí)際上是沒有作用的，這也就是高頻板的銅箔為什么都是很薄的，因?yàn)楹窳艘矝]什么效果，反而會(huì)浪費(fèi)錢，就像路修的再寬，也沒有車子通過一樣的道理。

這是趨膚深度的計(jì)算公式，可以看到趨膚深度和頻率是反比關(guān)系。

頻率越高，趨膚深度就越小，電子回流路徑就越貼近PCB板。了解了趨膚深度和頻率的關(guān)系，我們?cè)倩仡^看圖6，趨膚深度越小，就意味著銅箔的寬度越寬，因?yàn)樘菪谓Y(jié)構(gòu)，越往下寬度越大。線路越寬，也就代表著走內(nèi)側(cè)的路徑就會(huì)更短，這個(gè)應(yīng)該可以想象出來(lái)的，如果乙的線寬0.1mm，走內(nèi)的距離是98mil，那如果線寬是0.12mm，那走內(nèi)側(cè)的距離可能就是96mil。

所以，最終得出的結(jié)論是：頻率越高，線路彎曲造成的實(shí)際傳輸距離差異就越大。繞線做等長(zhǎng)，反而沒有好處，既然繞線等長(zhǎng)沒有效果，那如何保證信號(hào)同步呢？那這個(gè)答案是只有通過仿真。 但很多公司都沒有仿真工程師的職位，而且仿真要占據(jù)很多的時(shí)間。這個(gè)時(shí)候芯片廠家的 Turn key 服務(wù)就很到位，會(huì)提供仿真好的CPU和DDR的線路給ODM和品牌商，如下圖是MTK公司提供的MT6771的PCB圖，而且不同的層數(shù)和階數(shù)也會(huì)有不同的PCB圖提供。

MT6771的DDR和CPU走線 有了廠家提供的走線，設(shè)計(jì)公司只要直接copy過來(lái)使用就可以了，包括CPU和DDR的相對(duì)位置都要一模一樣，所有的DDR線不能做任何更改，包括刪掉一個(gè)GND孔。這也就是手機(jī)設(shè)計(jì)中EDA工程師不需要自己走DDR線的原因，當(dāng)然廠家提供的DDR走線肯定也沒有做等長(zhǎng)繞線的。

審核編輯 ：李倩