uBUMP和TSV的寄生如何抽取

本文作者：張倩憶，沈龍

Cadence 公司 DSG Product Engineering Group

先進工藝制程使得設(shè)計工程師們一次又一次突破了芯片性能、功耗和面積的極限。為了可以繼續(xù)速度更快、功能更強、造價更省的追求，摩爾人依然在孜孜不倦地尋找新的方法。3D-IC 即是其中之一：通過封裝和互聯(lián)技術(shù)的更新使得多個裸片(die)可以集成在同一片晶片(chip)中，這樣片內(nèi)的高速互聯(lián)就替代了之前片外的低速互聯(lián)。這一新維度為未來芯片的性能提升創(chuàng)造了無限可能，從今年 5 月起我們(查看文末往期內(nèi)容)已經(jīng)連續(xù) 5 期詳細(xì)揭秘了 Cadence 系統(tǒng)平臺如何為 3D 設(shè)計者提供幫助?，F(xiàn)在我們來看一下這其中涉及的新的互聯(lián)方式和工藝集成對寄生參數(shù)和時序分析又帶來了哪些挑戰(zhàn)，以及我們?nèi)绾蜗惹耙徊綖樾酒灪巳藛T做好準(zhǔn)備。

uBUMP 和 TSV 的寄生如何抽取

中介層之間出現(xiàn)的耦合電容亟待考慮嗎

靜態(tài)時序分析的集成與擴容

如何應(yīng)對 PVT 分析 corner 的爆炸式增長

設(shè)計案例

01uBUMP 和 TSV 的寄生如何抽取

首先介紹下什么是 uBUMP 和 TSV。

uBUMP 通常是用來連接上下兩個裸片堆疊的，需要用 IPF(Inter-Process-File)文件來定義。通孔(VIA)是定義在兩個相鄰繞線層之間的。TSV(Through Silicon Via)是指定義在 3D-IC 工藝中連接背面第一層金屬和正面第一層的通孔。還有一種 Long TSV 是指連接背面第一層金屬和正面第一層以上某一層金屬之間的通孔。

Quantus 在寄生參數(shù)抽取時對于 uBUMP 和 TSV 有兩種計算方式。一種是通常在 ICT 文件中用模型語句來描述，另一種是通過定義一個額外的 TSV 模型文件(.subckt)在整體寄生參數(shù)抽取時進行標(biāo)注。目前 Quantus 對于用 TSV 模型語句的方式可以支持電阻和對地電容的抽取，這些電阻電容值和普通的寄生參數(shù)抽取一樣是寫在輸出網(wǎng)表中。

02中介層之間出現(xiàn)的耦合電容亟待考慮嗎

基本的 3D-IC 的寄生參數(shù)抽取包括 TSV、uBUMP 還有芯片背面金屬層的抽取。然而隨著工藝的進步，兩個 DIE 之間的距離更靠近，所以兩者繞線之間的電容就變得不容忽視了。Quantus 目前可以支持 IDX 電容抽取了。IDX 是 3D-IC 中兩個 DIE 之間形成的新的耦合電容，利用兩個 DIE 之間的耦合電容可以做更精準(zhǔn)的系統(tǒng)級靜態(tài)時序分析，這兩個 DIE 可以是相同或者不同制造工藝。IDX 寄生抽取支持 Cadence Integrated 3D-IC 中的 iHDB 輸入，并且可以把輸出結(jié)果存入 iHDB 以便后續(xù)的 Tempus 進行時序分析。

03靜態(tài)時序分析的集成與擴容

靜態(tài)時序分析(STA)一直是芯片簽核工程師關(guān)注的重點。Integrity 3D-IC 平臺自然是不能少了 STA 的功能集成。除了命令行和腳本的輸入，平臺的用戶界面也添加了用戶交互界面的支持，比如一直很受 Tempus 和 Innovus 使用者喜愛的 Global Timing Debug (GTD)，該功能可以協(xié)助分析關(guān)鍵路徑的時序違例原因。

如下圖所示，STA 產(chǎn)生報告之后，GTD 為設(shè)計工程師顯示 Path Histogram、Path Layout、Hierarchy、Slack Calculation 和其他許多很有價值的分析報告和視圖。具體使用描述詳見 Cadence support 官網(wǎng)上的Global Timing Debug(GTD)using Tempus or Innovus, version 18.1(cadence.com)(請掃描下方二維碼登錄 Cadence Support 查看)

芯片的復(fù)雜度可以無限增加了，設(shè)計規(guī)模自然也隨之上升。當(dāng) flatten 的全芯片分析時間過長或者內(nèi)存用量過大時，就需要考慮通過抽取簡化模型進行層次化時序分析。在 Tempus 里這一解決方案叫做邊界模型(Boundary Mode)。如下圖左所示這個模型去除了 block 內(nèi)部 reg->reg 的 path 僅保留 block 對外互聯(lián)以及相關(guān)聯(lián)的部分，包括：

所有的 input ports 的 fan-out 邏輯和 output ports 的 fan-in 邏輯

所有對保留邏輯有 SI 影響的電路

所有保留邏輯的邊負(fù)荷電路(side load)

通過對每個 die 做 Boundary Model 的抽取，整體網(wǎng)表的縮減率可以達到 90%，而 setup slack 的平均差異控制在 0.1ps，99.73% 的路徑在 2.7ps 以內(nèi)。

04如何應(yīng)對PVT分析corner的爆炸式增長

從性能的角度上來看，3D-IC 一個很強大的功能就是支持了本地的、高速的 Die 之間的同步通訊。然而這一新功能也給靜態(tài)時序簽核(STA)增加了大量的分析 corner?，F(xiàn)今的設(shè)計只有一個 Die 在做全局 STA，每條時序路徑都是在一組給定的 PVT 參數(shù)下做分析。在 3D-IC 設(shè)計中，多個 Die 是同時工作在不同的 PVT 參數(shù)下。設(shè)想當(dāng)你有一條同步的時序路徑從 Bottom Die 開始出發(fā)(startpoint)，經(jīng)過 Middle Die，最后抵達 Top Die(endpoint)，這條 path 就會經(jīng)歷三種不同的 PVT 條件，好像我們從北半球旅行到南半球會穿越不同地理環(huán)境和氣候。

因為 3D 設(shè)計允許每個 Die 可以有獨自的 PVT corner，這樣 STA 簽核就必須涵蓋所有的可能出現(xiàn)的組合情況。以上圖里三個 Die 的典型設(shè)計為例，如果 Die1 和 Die2 的 process corner 都是 12 個，Die3 是 6 個;三個 Die 的 Voltage corner 和 Temperature corner 都只考慮 2 個相同的，那么總共需要分析的 corner 數(shù)量就已經(jīng)達到(12x12x6)x 2 x 2 = 3456 個。

針對這個 3D 設(shè)計中 corner 爆炸式增長的挑戰(zhàn)，Tempus 開發(fā)了一個新的 Rapid Automated Inter-Die(RAID)技術(shù)，可以在分析這些 feed through paths 時巧妙地大量縮減 corner 數(shù)量，同時保證計算精度。下圖是一個非常簡化的 3 層 Die 的例子，假設(shè)每層都只有 3 個 corner(N=K=M=3)，那么全組合需要分析的 corner 數(shù)量就是 27 個(N*K*M)。Feed through 的部分通過 represent delay 和 adjustment 替換，K 最大就可以 reduce 到 1，這樣在這個 case 里 corner 就減小到了 9 個，corner 的縮減率是 3X。對于中間 Die 超過 10 個 corner 的設(shè)計，reduction ratio 將會超過 10X;對于更多層堆疊的 3D 設(shè)計，縮減率就更為可觀!

對于沒有 feed through 的一般 path 分析，corner 增長的數(shù)量不會如此龐大，但是仍然會對機器的需求量隨著設(shè)計的復(fù)雜度增加不斷攀升。Cadence 另一現(xiàn)有的強大并行分析引擎 concurrent multi-mode multi-corner(C-MMMC)就為此提供了第二個維度的解決方案。該功能通過高效復(fù)用多個 corner 的相同的 DB 數(shù)據(jù)，儲存有效減輕計算量的中間數(shù)據(jù)和提高 CPU 的并行使用率，從而大幅降低了對機器和硬盤的使用需求。對于相同 delay corner 不同 constraint corner的 STA 分析，運行時間和內(nèi)存使用的增加量都只有 20% 左右，相對于串行分析 CMMMC 的 runtime reduction 通常可以達到 4-5X。

05設(shè)計案例

最后讓我們看一個 5nm 的實際 3D 設(shè)計案例，該設(shè)計包含一個 logic die 有 6 個 process corner，和 2 個 SRAM 的 die 分別有 12 個 process corner。如果使用傳統(tǒng)的 STA 分析，即使是在 CMMMC 模式下完成所有 864(6*12*12)個 process corner 的組合分析也需要 8-9 天(多線程使用 32 個 CPU，@2.6GHZ 主頻)。使用 Boundary Model 技術(shù)之后時間可以極大縮短至 15 個小時;繼續(xù)使用 RAID 技術(shù)之后，簽核 corner 的個數(shù)降低至 144 個，完成相同的時序分析僅僅使用了驚人的 4 小時 27 分鐘!加上產(chǎn)生 Boundary Model 所需要的最長時間(6 小時 50 分鐘)，速度提升仍然接近 40X!

Cadence Integrity 3D-IC 平臺是業(yè)界首個全面的整體 3D-IC 設(shè)計規(guī)劃，實現(xiàn)和分析平臺。該平臺以全系統(tǒng)的視角，集成了 Cadence 公司的多個強勢分析工具和優(yōu)化引擎，對芯片的性能、功耗、散熱和面積做了全面的評估和優(yōu)化。其中寄生參數(shù)提取工具 Quantus 準(zhǔn)確計算 3D 通孔和中階層之間的電阻電容效應(yīng);靜態(tài)時序分析工具 Tempus 極大地提高了多工藝組合 STA 分析的效率，把之前需要以周記的分析速度減少以小時計算。強大準(zhǔn)確的算力為高帶寬高數(shù)據(jù)吞吐量的機器學(xué)習(xí)、高性能存儲設(shè)備、云端計算等 3D-IC 應(yīng)用保駕護航。

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Cadence Integrity 3D-IC 平臺提供了一個高效的解決方案，用于部署 3D 設(shè)計和分析流程，以實現(xiàn)強大的硅堆疊設(shè)計。該平臺是 Cadence 數(shù)字和簽核產(chǎn)品組合的一部分，支持 Cadence 公司的智能系統(tǒng)設(shè)計戰(zhàn)略(Intelligent System Design)，旨在實現(xiàn)系統(tǒng)驅(qū)動的卓越 SoC 芯片設(shè)計。

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