基于chiplet的設(shè)計(jì)更容易實(shí)現(xiàn)的工作正在進(jìn)行中

封裝行業(yè)正準(zhǔn)備將chiplet的應(yīng)用范圍擴(kuò)大（不再局限于少數(shù)芯片供應(yīng)商），為下一代3D芯片設(shè)計(jì)和封裝奠定基礎(chǔ)。

新的chiplet標(biāo)準(zhǔn)和成本分析工具（確定一個(gè)基于chiplet設(shè)計(jì)的可行性），與其他努力一起，都在致力于推動(dòng)chiplet模型向前發(fā)展，盡管該技術(shù)仍存在一些挑戰(zhàn)和差距。

使用這種方法，封裝廠可以在庫(kù)中擁有具有不同功能和過(guò)程節(jié)點(diǎn)的模塊化chiplet菜單。然后，芯片客戶可以從中選擇，并將它們組裝在一個(gè)先進(jìn)封裝中，從而產(chǎn)生一種新的、復(fù)雜的芯片設(shè)計(jì)，作為SoC的替代品。

Chiplet模型已被證明是可行的，如英特爾、AMD和Marvell公司，他們?cè)O(shè)計(jì)了自己的chiplet和互聯(lián)?，F(xiàn)在，業(yè)內(nèi)其他公司也正在積極探索chiplet，因?yàn)閷?duì)許多公司來(lái)說(shuō)，擴(kuò)展變得過(guò)于困難和昂貴，而遷移到新節(jié)點(diǎn)的功耗和性能優(yōu)勢(shì)正在縮小。先進(jìn)封裝提供了一種在不同的技術(shù)節(jié)點(diǎn)上組合chiplet的方法，而chiplet則提供了一種互聯(lián)RC延遲的解決方案。使用Chiplet還有望更快地開發(fā)復(fù)雜芯片，并且可以針對(duì)特定市場(chǎng)和應(yīng)用進(jìn)行定制。

為了開發(fā)一個(gè)復(fù)雜的集成電路產(chǎn)品，傳統(tǒng)方案是供應(yīng)商設(shè)計(jì)一個(gè)芯片，將所有功能集成在同一個(gè)die上；后續(xù)的每一代產(chǎn)品中，die的函數(shù)數(shù)量都會(huì)顯著增加。在最新的7nm/5nm節(jié)點(diǎn)上，這種方案對(duì)應(yīng)的成本和復(fù)雜性都在飆升。

谷歌的高級(jí)技術(shù)開發(fā)工程師Mudasir Ahmad表示：“新節(jié)點(diǎn)的設(shè)計(jì)成本在不斷上升。目前，制造一個(gè)5nm芯片的成本，幾乎等于制造10nm和7nm芯片的成本之和。這是非常昂貴的。”

雖然傳統(tǒng)方法仍然是芯片設(shè)計(jì)的一個(gè)可選方案，但chiplet為客戶提供了另一種解決方案。與任何新技術(shù)一樣，chiplet集成并不簡(jiǎn)單。目前，基于chiplet的設(shè)計(jì)只用于高端產(chǎn)品，而不是日常設(shè)計(jì)。即便如此，也需要幾大要素才能打造出基于chiplet的模型。只有少數(shù)大公司擁有所需的專業(yè)知識(shí)和能力，其中大部分是私有的。所有這些，都導(dǎo)致采用基于chiplet的方法僅局限于少數(shù)。

現(xiàn)在，讓基于chiplet的設(shè)計(jì)更容易實(shí)現(xiàn)的工作正在進(jìn)行中。包括以下幾點(diǎn):

ASE、AMD、Arm、谷歌、英特爾、Meta、微軟、高通、三星、臺(tái)積電組成新的chiplet聯(lián)合體。該小組發(fā)布了一個(gè)新的、開放的die-to-die互聯(lián)規(guī)范，使chiplet可以在同一個(gè)封裝中相互通信；

ODSA子項(xiàng)目正在對(duì)類似的技術(shù)進(jìn)行最后的潤(rùn)色。ODSA也剛剛發(fā)布了一個(gè)新的成本分析工具，以幫助確定給定的基于chiplet的設(shè)計(jì)是否可行；

幾家封裝公司正在開發(fā)制造技術(shù)，將基于chiplet的設(shè)計(jì)投入生產(chǎn)。

Chiplet挑戰(zhàn)

一般來(lái)說(shuō)，開發(fā)一個(gè)基于chiplet的設(shè)計(jì)，第一步是產(chǎn)品定義，然后需要產(chǎn)品架構(gòu)、KGD（known-good die）和die-to-die互聯(lián)，此外還需要一個(gè)健全的制造策略。

KGD是設(shè)計(jì)中使用的die或chiplet。Die-to-die互聯(lián)允許chiplet在設(shè)計(jì)中相互通信。通過(guò)開發(fā)或采購(gòu)這些組件，芯片客戶至少在理論上可以開發(fā)基于chiplet的設(shè)計(jì)。

但最大的問(wèn)題是這種設(shè)計(jì)是否可行或是否具有成本效益。對(duì)于規(guī)避風(fēng)險(xiǎn)的芯片客戶來(lái)說(shuō)，這可能是主要障礙。

為了幫助這些客戶，ODSA發(fā)布了一個(gè)成本分析軟件工具，列出了開發(fā)基于chiplet的設(shè)計(jì)所涉及的所有可能的組件和成本。

Ahmad表示：“沒(méi)有普適性法則確定是否應(yīng)該使用chiplet，這完全取決于具體的應(yīng)用。我們需要一個(gè)模型，可以對(duì)每個(gè)應(yīng)用提供反饋?，F(xiàn)在芯片客戶可以通過(guò)一個(gè)公共框架將數(shù)據(jù)輸入其中，然后可以嘗試?yán)斫鉃樘囟☉?yīng)用使用chiplet是否有意義。”

成本并不是唯一的因素。工程師們還必須正視chiplet帶來(lái)的挑戰(zhàn)，Ahmad表示，以下是其中的一些挑戰(zhàn):

報(bào)廢成本：如果一個(gè)chiplet在最終設(shè)計(jì)中有缺陷，整個(gè)設(shè)備可能會(huì)報(bào)廢，這就增加了報(bào)廢成本；

測(cè)試：為了最小化報(bào)廢損失，設(shè)計(jì)需要更高的測(cè)試覆蓋率；

良率：封裝的復(fù)雜性可能會(huì)影響總體良率；

性能：將信號(hào)從一個(gè)die移動(dòng)到另一個(gè)die，可能會(huì)降低產(chǎn)品的性能。

商業(yè)模式是另一個(gè)挑戰(zhàn)。Ahmad表示：“如果有不同的供應(yīng)商提供不同的組件，最終產(chǎn)品出現(xiàn)問(wèn)題后，誰(shuí)來(lái)承擔(dān)責(zé)任？如何劃分責(zé)任？”

架構(gòu)、KGD、互聯(lián)

成本和技術(shù)上的挑戰(zhàn)只是chiplet的一部分?？蛻暨€必須定義產(chǎn)品，并為設(shè)計(jì)選擇一個(gè)體系結(jié)構(gòu)。

這里有很多選擇?？蛻艨梢詫ie合并到一個(gè)現(xiàn)有的高級(jí)封裝或一個(gè)新的架構(gòu)。

Fan-out是一種選擇。作為fan-out封裝的一個(gè)典型，DRAM芯片堆疊在封裝中的邏輯芯片上。

2.5D是用于高端系統(tǒng)的另一選擇。在2.5D中，die堆疊在一個(gè)插接器上，側(cè)對(duì)側(cè)連接。該插接器集成了通硅孔(TSV)，TSV提供了die到電路板的電氣連接。舉個(gè)例子，ASIC和高帶寬內(nèi)存(HBM)被并排放置在插接器上，這里HBM是一個(gè)DRAM內(nèi)存棧。

另一種選擇是在新的3D架構(gòu)中加入chiplet。例如，英特爾的GPU架構(gòu)，代號(hào)為Ponte Vecchio。該設(shè)備在一個(gè)封裝中包含了5種不同節(jié)點(diǎn)的47個(gè)貼片或chiplet。

任何基于chiplet的架構(gòu)都需要KGD。如果沒(méi)有KGD，整個(gè)封裝可能會(huì)面臨低良率或功能失敗。

ASE工程技術(shù)營(yíng)銷總監(jiān)Lihong Cao在最近一次活動(dòng)中表示:“我們收到裸die，將其放入封裝中，以交付具有特定功能的產(chǎn)品。關(guān)于KGD，我們希望它的功能是經(jīng)過(guò)全面測(cè)試的，良率是100%?！?/p>

這不是唯一的挑戰(zhàn)。在一個(gè)封裝中，一些die被堆疊在一起，而另一些則在其他地方，所以還需要die-to-die互聯(lián)。

如今的chiplet設(shè)計(jì)使用專有互聯(lián)技術(shù)連接die，這限制了chiplet普及。QP Technologies母公司Promex的總裁兼CEO Richard Otte表示:“標(biāo)準(zhǔn)化是chiplet成為新IP的最大障礙，必須在chiplet之間建立標(biāo)準(zhǔn)/通用的通信接口?！?/p>

好消息是，一些組織正在研究chiplet的開放式die-to-die互聯(lián)標(biāo)準(zhǔn)。目前，有幾種相互競(jìng)爭(zhēng)的技術(shù)，目前還不清楚哪一種會(huì)勝出，也不清楚它們將如何結(jié)合。

ODSA正在準(zhǔn)備一種名為Bunch of Wires(BoW)的die-to-die互聯(lián)技術(shù)。其他die-to-die技術(shù)包括高級(jí)接口總線(AIB)、CEI-112G-XSR和OpenHBI。

最近，由英特爾、三星、臺(tái)積電和其他公司支持的一個(gè)新的chiplet聯(lián)盟發(fā)布了UCIe，這是一個(gè)涵蓋了die-to-die I/O物理層、die-to-die協(xié)議和軟件棧的規(guī)范。

上述所有規(guī)范都定義了封裝內(nèi)chiplet之間的標(biāo)準(zhǔn)互連，但它們都是不同的。Cao表示：“UCIe和BoW都是開放規(guī)范，定義了封裝內(nèi)chiplet之間的互連，并使開放的chiplet生態(tài)系統(tǒng)成為可能。但它們?cè)趯拥亩x上和優(yōu)化應(yīng)用上有所不同?！?/p>

事實(shí)證明，沒(méi)有一種互聯(lián)技術(shù)可以滿足所有的需求。工程師將選擇一個(gè)滿足給定應(yīng)用要求的選項(xiàng)。長(zhǎng)電科技CEO Choon Lee表示:“各種標(biāo)準(zhǔn)之間存在重疊的子集。所以堅(jiān)持一個(gè)標(biāo)準(zhǔn)可能沒(méi)有什么意義。一般情況下，chiplet的功能塊由設(shè)備制造商定義，他們知道如何優(yōu)化chiplet之間的連接?！?/p>

Chiplet堆疊/鍵合

一旦定義了芯片架構(gòu)、KGD和互連，下一步就是確定是否有必要將產(chǎn)品投入生產(chǎn)。

和以前一樣，封裝或chiplet設(shè)計(jì)可以在晶圓廠、存儲(chǔ)器制造商或OSAT進(jìn)行制造和組裝。每個(gè)供應(yīng)商都在開發(fā)一種或多種不同的方法來(lái)組裝、堆疊和連接不同的chiplet。先進(jìn)的鍵合技術(shù)有熱壓鍵合、激光輔助鍵合和銅混合鍵合。

熱壓鍵合(TCB)和激光輔助鍵合(LAB)都利用了傳統(tǒng)的帶銅微凸點(diǎn)的倒裝芯片工藝。在這個(gè)過(guò)程中，一個(gè)die上會(huì)形成銅凸起，然后使用倒裝片粘結(jié)器(LAB或TCB)將設(shè)備粘結(jié)到另一個(gè)結(jié)構(gòu)上。相比之下，銅混合鍵合使用銅互連堆疊/連接die，而不是傳統(tǒng)的凸點(diǎn)。

傳統(tǒng)的倒裝芯片工藝用于制造幾種封裝類型。其中一種稱為BGA，用于多種芯片應(yīng)用。

要制造BGA封裝，首先要在晶圓廠的晶圓上制造芯片。然后，在晶圓片的一側(cè)形成基于焊料的微小銅凸點(diǎn)。銅凸點(diǎn)連接一個(gè)die到另一個(gè)die或封裝中的基板。這些突起在不同結(jié)構(gòu)之間提供了小而快速的電連接。

一般情況下，倒裝焊片用于300μm至50μm凸塊間距(Bump Pitch)下的die堆疊/互聯(lián)。現(xiàn)在，凸塊間距已經(jīng)達(dá)到40μm及以下。

所以該行業(yè)需要一種先進(jìn)封裝解決方案，使用最先進(jìn)的銅微凸點(diǎn)，針對(duì)40μm及以下的凸塊間距。在這種情況下，使用傳統(tǒng)的倒裝芯片互聯(lián)技術(shù)是很有挑戰(zhàn)性的。對(duì)于更小的間距，一些封裝廠使用TCB在40μm至10μm凸塊間距下進(jìn)行die堆積和互聯(lián)。

對(duì)于2.5D/3D封裝，一般采用TCB進(jìn)行芯片堆疊和互聯(lián)。

同時(shí)，LAB也是可行的。在LAB工藝中，使用傳統(tǒng)的凸塊工藝在die上形成微小的銅凸點(diǎn)。然后，將die和基板放置在LAB工具中。該系統(tǒng)利用激光產(chǎn)生的熱量將die對(duì)準(zhǔn)并連接到基板上。

在LAB系統(tǒng)中，在低熱應(yīng)力的情況下，粘合過(guò)程耗時(shí)不到一秒。可以看出，LAB比TCB更快，但它需要來(lái)自特定供應(yīng)商的專門設(shè)備。

Amkor和長(zhǎng)電科技正在開發(fā)LAB。該技術(shù)自2019年左右開始投入生產(chǎn)。長(zhǎng)電科技的Lee說(shuō):“LAB已經(jīng)在高性能計(jì)算應(yīng)用上投入生產(chǎn)，在這些應(yīng)用中，由于翹曲或殘余應(yīng)力造成的凸塊non-wet或開裂可能是至關(guān)重要的。”

OSAT希望將LAB推至10μm左右。Amkor高級(jí)封裝開發(fā)和集成副總裁Michael Kelly表示：“我們已經(jīng)演示了使用銅無(wú)鉛凸起和激光輔助連接方法，將間距降低到10μm。我們的產(chǎn)品在20μm下已經(jīng)合格，這些都是片上芯片，大多數(shù)是專用傳感器?！?/p>

混合鍵合

TCB和LAB的凸距均可達(dá)到10μm。除此之外，行業(yè)需要一種新的解決方案，即銅混合鍵合，這種方案使用細(xì)間距銅連接直接堆疊/連接die，而不是傳統(tǒng)的微凸點(diǎn)。

銅混合鍵合并不是什么新鮮事。2005年，Ziptronix推出了一種名為低溫直接鍵連接(DBI)的技術(shù)，被認(rèn)為是銅混合鍵合的第一個(gè)版本。(2015年，Tessera收購(gòu)了Ziptronix；2017年，Tessera更名為Xperi。)

2015年，索尼授權(quán)DBI，并將該技術(shù)用于其CMOS圖像傳感器生產(chǎn)線。首先，兩個(gè)不同的晶圓在一個(gè)晶圓廠加工。第一個(gè)晶圓由許多處理器芯片組成；第二個(gè)晶圓由多個(gè)像素陣列晶圓組成。

目標(biāo)是將每個(gè)像素陣列芯片堆疊在每個(gè)處理器芯片上。為此，兩個(gè)晶圓被插入到一個(gè)晶圓鍵合器中。首先形成介電鍵，然后是金屬對(duì)金屬的連接，最后對(duì)晶圓片上的die進(jìn)行切割和封裝，得到圖像傳感器。

使用Xperi的DBI工藝，Sony和OmniVision分別生產(chǎn)了3.1μm和3.9μm間距的CMOS圖像傳感器。

現(xiàn)在，該行業(yè)正在開發(fā)用于3D芯片和封裝應(yīng)用的銅混合鍵合。AMD、Graphcore和YMTC已經(jīng)宣布了使用混合鍵合的產(chǎn)品。

在封裝中，wafer-to-wafer和die-to-wafer的鍵合都采用混合鍵合。在die-to-wafer工藝中，晶圓廠加工兩個(gè)晶圓。然后，將第一個(gè)晶圓上的die切割出來(lái)并使用混合鍵合連接到第二個(gè)晶圓上。

Die-to-wafer為封裝客戶提供了更多選擇，但這是一個(gè)具有挑戰(zhàn)性的過(guò)程。Xperi產(chǎn)品營(yíng)銷副總裁Abul Nuruzzaman表示:“CMOS圖像傳感器是通過(guò)wafer-to-wafer的混合鍵合形成的，鍵合的die具有相似的尺寸，兩種wafer具有成熟的硅供應(yīng)鏈和工藝，良率足夠高。在2.5D或3D先進(jìn)封裝中，有時(shí)需要一種die-to-wafer鍵合技術(shù)。它需要KGD，不同的die尺寸，不同工藝節(jié)點(diǎn)或晶圓尺寸下的die。切割、die處理和組裝必須與混合鍵合工藝兼容，這對(duì)行業(yè)來(lái)說(shuō)是相對(duì)較新的。”

除Xperi外，Imec、Intel、Leti、Micron、Samsung和TSMC也在開發(fā)銅混合鍵合工藝。

結(jié)論

到目前為止，只有少數(shù)供應(yīng)商開發(fā)和制造了基于chiplet的設(shè)計(jì)。為了使這項(xiàng)技術(shù)得到更廣泛的應(yīng)用，幾個(gè)關(guān)鍵的組成部分正在落地。

考慮到在先進(jìn)節(jié)點(diǎn)上開發(fā)芯片的成本不斷上升，業(yè)界比以往任何時(shí)候都更需要chiplet。

審核編輯 ：李倩