詳解SiGe的蝕刻和沉積控制

摘要

嵌入式硅鍺在最近的技術(shù)節(jié)點(diǎn)中被應(yīng)用于互補(bǔ)金屬氧化物半導(dǎo)體中，以提高器件性能并實(shí)現(xiàn)擴(kuò)展。本文發(fā)現(xiàn)硅鍺表面相對(duì)于溝道的位置對(duì)功率因數(shù)校正閾值電壓和器件可變性有顯著影響。因此，嵌入式硅鍺的凹槽蝕刻和沉積必須得到很好的控制。我們展示了器件對(duì)填充工藝的敏感性，并描述了用于優(yōu)化外延控制的前饋和反饋技術(shù)。

介紹

在進(jìn)入制造業(yè)的最新CMOS技術(shù)節(jié)點(diǎn)，由于傳統(tǒng)的柵極長(zhǎng)度和厚度縮放不再提供在較低漏極電壓(Vd)下較高飽和電流(Id，sat)所需的增益，因此越來(lái)越需要添加技術(shù)元素來(lái)提升器件性能。這里我們指的是諸如應(yīng)力工程、激光退火、高k電介質(zhì)和金屬柵極等技術(shù)。在本文中，我們討論了嵌入式硅鍺(eSiGe)的應(yīng)用，它是應(yīng)力工程的一種形式，也是提高pFET器件性能的一種非常有效的方法。我們表明，應(yīng)該很好地控制凹槽反應(yīng)離子蝕刻(RIE)和外延層厚度，以避免pFET閾值電壓(Vth)可變性的顯著增加。

技術(shù)描述

在SOI技術(shù)中，活性硅位于所謂的掩埋氧化層上，而氧化層又位于硅片上。在定義柵極之后沉積硅鍺。首先，用氮化物層覆蓋表面，該氮化物層在pFET器件的源極/漏極區(qū)上方開(kāi)口。隨后，我們將開(kāi)口區(qū)域中的硅蝕刻到指定的深度，然后選擇性地沉積硅鍺。我們使用使用硅烷的傳統(tǒng)技術(shù)，其中硅鍺不在氮化物上生長(zhǎng)。氮化物還充當(dāng)限定硅鍺接近溝道的隔離物。 在硅鍺外延之后，氮化物被選擇性地去除，并且處理按照常規(guī)繼續(xù)，在本例中，這意味著柵極-側(cè)壁間隔物以及n和p暈圈和延伸注入的序列。在SiGe沉積之后，但是在去除氮化物隔離物之前，器件的橫截面顯示在圖1中。

設(shè)備靈敏度

圖4顯示了在確定硅鍺表面相對(duì)于溝道的位置時(shí)要考慮的尺寸。過(guò)量填充h是硅鍺表面的高度和溝道的高度之差。當(dāng)我們談?wù)撨^(guò)滿h時(shí)，我們通常指的是在線計(jì)量所用寬墊片上測(cè)量的高度。器件靈敏度如圖2所示。5.此處顯示的數(shù)據(jù)來(lái)自分割批次，其中通過(guò)改變沉積時(shí)間，硅鍺沉積厚度在15納米范圍內(nèi)變化。正如預(yù)期的那樣，閾值電壓隨著硅鍺高度的增加而增加，在我們的情況下約為每納米6 mV。

如上所述，這種先進(jìn)過(guò)程控制(APC)方法，通過(guò)其反饋和前饋的結(jié)合，將改善填充控制。如果我們比較兩種技術(shù)，使用相同的工具進(jìn)行RIE和外延，其中一種使用傳統(tǒng)的工具控制，沒(méi)有運(yùn)行到運(yùn)行的反饋其次，使用上述方法，我們發(fā)現(xiàn)一個(gè)顯著的差異。與常規(guī)控制工藝相比，使用反饋，沉積層的標(biāo)準(zhǔn)偏差降低了30%。

結(jié)論

本文發(fā)現(xiàn)功率場(chǎng)效應(yīng)晶體管的閾值電壓強(qiáng)烈依賴于嵌入硅鍺的沉積厚度。這既是因?yàn)楣桄N接近溝道，也是因?yàn)樗鼘?duì)離子注入的影響。為了最小化器件可變性，我們采用前饋和反饋技術(shù)，使硅鍺表面與輸入SOI厚度緊密匹配。所用的APC技術(shù)應(yīng)用于多種產(chǎn)品，通過(guò)包含沉積速率之間的已知比率來(lái)說(shuō)明差異。

審核編輯：湯梓紅