在Viv
ado中,可能由于某些邏輯輸入懸空而導(dǎo)致Implementation的opt_design時(shí)會(huì)錯(cuò),比如:
報(bào)的錯(cuò)誤是dac_spi_i0/bit_cnt[4]_i_4的這個(gè)LUT有個(gè)輸入懸空了,這個(gè)工程的邏輯比較簡(jiǎn)單,例化的嵌套也比較少,因此在schematic一層層找也很容易可以找到,但如果工程比較復(fù)雜,在很內(nèi)部的一個(gè)LUT的輸入懸空了,找起來(lái)就很費(fèi)勁了。
筆者碰到的問(wèn)題是在vivado的axi-interconnect ip中報(bào)了這個(gè)錯(cuò)誤,而且是ip內(nèi)部套了好幾層的地方,如果再一層層往下找就比較麻煩了,不過(guò)vivado提供了tcl指令可以幫我們快速找到這個(gè)LUT在schematic中的位置:
show_schematic [get_cells dac_spi_i0/bit_cnt[4]_i_4]
就會(huì)快速定位到schematic中的位置:
審核編輯:湯梓紅
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