電源完整性和配電網(wǎng)絡(luò)阻抗對(duì)同步開(kāi)關(guān)噪聲的影響

對(duì)于硬件設(shè)計(jì)人員來(lái)說(shuō)，了解PDN的每個(gè)元件的諧振頻率（例如，體旁路和去耦電容，平面電容和互連電感）及其對(duì)PI的影響非常重要。具有差的PI的PCB（例如，在50MHz及更高時(shí)具有高PDN阻抗）引起由PDN供電的信號(hào)的SSN和抖動(dòng)。本文演示了PCB上PDN阻抗與SSN之間的關(guān)系。

分析和結(jié)果

原型如圖所示圖1已實(shí)施。該處理器帶有外部40MHz晶體振蕩器，有三個(gè)主要接口：320Mbps數(shù)據(jù)或160MHz時(shí)鐘速率的DDR2 SDRAM，80MHz時(shí)鐘速率的并行閃存和通用I/O.所有這些組件都從降壓轉(zhuǎn)換器獲取功率。在PCB上，每個(gè)電源引腳上的處理器BGA正下方放置0.1μF去耦電容，如圖2所示。

圖1DUT的方框圖

圖2處理器下的去耦電容放置

為了顯示PDN阻抗和SSN之間的關(guān)系，在原型PCB上嘗試了表I中列出的兩個(gè)測(cè)試用例。在測(cè)試用例A中，卸載了一部分去耦電容（如圖2中的紅框所示）。另一方面，所有去耦電容都加載到測(cè)試用例B中。

表I.正在研究的去耦條件

首先，比較10MHz至500MHz的PDN阻抗曲線（使用Mentor Graphics Hyperlynx進(jìn)行仿真）。由于Vcc和地之間的去耦電容量較低，測(cè)試用例A的阻抗高于情況B.

圖3PDN阻抗圖

其次，兩個(gè)測(cè)試案例比較了Vcc的功率譜（使用頻譜分析儀通過(guò)交流耦合探測(cè)），范圍從10MHz到500MHz 。參考情況B（圖4b），觀察到的尖峰主要由40MHz晶體振蕩器，160MHz DDR2和80MHz閃存接口以及相關(guān)內(nèi)部處理器PLL的諧波貢獻(xiàn)。但在情況A中，由于較低的總?cè)ヱ铍娙荩琕cc頻譜中出現(xiàn)額外的尖峰（圖4a中用紅色框出）。

Vcc上的噪聲是由PDN阻抗與瞬態(tài)之間的相互作用引起的IC內(nèi)所有同步切換信號(hào)的電流，即SSN。當(dāng)更多的去耦電容正確放置在Vcc線上時(shí)，可以抑制SSN和Vcc噪聲。

圖4a電源測(cè)試用例A的Vcc頻譜

圖4b測(cè)試用例的Vcc功率譜B

第三，比較兩個(gè)測(cè)試用例的以160MHz（3.125ns單位間隔）運(yùn)行的DDR2時(shí)鐘信號(hào)的眼圖開(kāi)度。在情況B（2.825ns）與情況A（2.698ns）的情況下，較大的眼寬表明抑制Vcc噪聲有助于減少處理器發(fā)送的信號(hào)中的抖動(dòng)。

圖5a測(cè)試用例A的DDR2時(shí)鐘信號(hào)眼圖

圖5b測(cè)試案例B的DDR2時(shí)鐘信號(hào)眼圖

結(jié)論

在這個(gè)實(shí)際實(shí)驗(yàn)中證明了PDN阻抗對(duì)SSN和抖動(dòng)的影響。至關(guān)重要的是，PCB PDN必須以嚴(yán)格的方式實(shí)施，以確保質(zhì)量，穩(wěn)健性和功能性。