基于憶阻器存算一體芯片研究進(jìn)展、總結(jié)與展望

基于憶阻器的存算一體變革性技術(shù)正成為學(xué)術(shù)界和產(chǎn)業(yè)界關(guān)注的前沿?zé)狳c(diǎn)。

在創(chuàng)新智能芯片，共筑未來(lái)航天學(xué)術(shù)會(huì)議當(dāng)中，清華大學(xué)集成電路學(xué)院院長(zhǎng)吳華強(qiáng)教授做了題為《基于憶阻器存算一體芯片的研究進(jìn)展》的報(bào)告。

吳華強(qiáng)院長(zhǎng)以計(jì)算驅(qū)動(dòng)集成電路技術(shù)的發(fā)展、基于憶阻器存算一體芯片研究進(jìn)展、總結(jié)與展望三個(gè)角度展開(kāi)。

01?計(jì)算驅(qū)動(dòng)集成電路技術(shù)的發(fā)展

吳華強(qiáng)院長(zhǎng)提出集成電路有兩個(gè)核心特征：信息元和信息元的超大規(guī)模集成，同時(shí)提出在集成電路的發(fā)展中有“三座大山”難以翻越，分別為“存儲(chǔ)墻”、“功耗墻”、“面積墻”。存算分離的傳統(tǒng)架構(gòu)的問(wèn)題帶來(lái)了“存儲(chǔ)墻”；“存儲(chǔ)墻” 導(dǎo)致延遲長(zhǎng)、大量晶體管發(fā)熱的問(wèn)題，引來(lái)“功耗墻”；“功耗墻”功耗高、供電和散熱復(fù)雜、曝光場(chǎng)大小限制芯片面積的問(wèn)題，導(dǎo)致“面積墻”；最后“面積墻”的問(wèn)題導(dǎo)致良率急劇降低。另外伴隨著人工智能的算法模型變得越來(lái)越復(fù)雜，模型參數(shù)量急劇增長(zhǎng)，對(duì)計(jì)算芯片提出了巨大挑戰(zhàn)。美國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)SIA在《半導(dǎo)體十年計(jì)劃》中指出當(dāng)前計(jì)算耗能的增長(zhǎng)速度遠(yuǎn)超全球總能量的增長(zhǎng)速度極大限制了算力的持續(xù)增長(zhǎng)，未來(lái)亟需新的計(jì)算范式。

未來(lái)集成電路將通過(guò)計(jì)算范式、芯片架構(gòu)和集成方法等創(chuàng)新，突破高算力發(fā)展瓶頸。具體創(chuàng)新方法為：Chiplet異質(zhì)集成提高晶體管數(shù)量、存算一體技術(shù)提高每單位器件的算力、可重構(gòu)異構(gòu)計(jì)算架構(gòu)提高算力擴(kuò)展性。

計(jì)算新范式

憶阻器開(kāi)啟高性能計(jì)算新范式—存算一體 + 模擬計(jì)算。?

憶阻器存算一體芯片由馮諾依曼架構(gòu)轉(zhuǎn)向存算一體架構(gòu)。

AI算力需求驅(qū)動(dòng)下的模擬計(jì)算發(fā)展

AI算法對(duì)算力的需求呈爆炸式增長(zhǎng)，數(shù)字芯片的算力已不能滿足需求。

對(duì)于AI算法，“存儲(chǔ)墻”成為主要的計(jì)算瓶頸，需要把大量參數(shù)配置在計(jì)算本地，不能頻繁的從DRAM搬運(yùn)數(shù)據(jù)。

AI算法的算子比較集中，與憶阻器陣列的契合度很好。

AI算法中，比特精確≠系統(tǒng)精確，為憶阻器模擬計(jì)算提供了重要的契機(jī)。

近十年來(lái)，憶阻器存算一體技術(shù)研究已從器件與陣列演示發(fā)展到原型芯片與系統(tǒng)，國(guó)際競(jìng)爭(zhēng)激烈，備受學(xué)術(shù)界與產(chǎn)業(yè)界關(guān)注。

02?基于憶阻器存算一體芯片研究進(jìn)展

憶阻器的特點(diǎn)：電阻連續(xù)、可逆轉(zhuǎn)變，是一種新型納米器件；具有生物可信性，可作為“神經(jīng)形態(tài)器件”模擬神經(jīng)元、突觸功能；具備存算一體特性，可大幅提升算力和能效。

憶阻器存算一體芯片的新挑戰(zhàn)及解決思路

如何真正克服比特誤差對(duì)系統(tǒng)誤差的影響?

混合訓(xùn)練框架。

如何高效、低成本的設(shè)計(jì)并制造出憶阻器存算一體芯片?

CMOS嵌入式集成 + EDA工具鏈。

如何提升存算一體架構(gòu)的通用性，使其適配更多的神經(jīng)網(wǎng)絡(luò)算法?

發(fā)展面向存算一體芯片的軟件工具鏈。

混合訓(xùn)練框架

由片外壓力訓(xùn)練和片上自適應(yīng)訓(xùn)練組成的混合訓(xùn)練框架。在片外壓力訓(xùn)練中引入系統(tǒng)誤差模型，構(gòu)建具有誤差耐受性的網(wǎng)絡(luò)模型，提升實(shí)際硬件系統(tǒng)中的精度。在權(quán)重映射到芯片后，通過(guò)原位更新關(guān)鍵層權(quán)重進(jìn)行自適應(yīng)訓(xùn)練，進(jìn)一步提升精度。

高性能憶阻器件

基于主流HfO2阻變材料，設(shè)計(jì)熱交換層和疊層結(jié)構(gòu)的新器件結(jié)構(gòu)，有效抑制了憶阻器離散性和不穩(wěn)定性，實(shí)現(xiàn)阻態(tài)的精確調(diào)制。?

EDA工具鏈

研發(fā)從器件工藝仿真到電路模塊設(shè)計(jì)，再到系統(tǒng)架構(gòu)設(shè)計(jì)的EDA工具鏈。

存算一體芯片軟件工具鏈

編譯器:對(duì)接算法層，實(shí)現(xiàn)向存算一體計(jì)算單元上高效部署神經(jīng)網(wǎng)絡(luò)算法以及生成可執(zhí)行程序的功能。

軟件模擬:對(duì)接編譯器/算法層，集成底層硬件模型，考慮真實(shí)器件的非理想因素，實(shí)現(xiàn)對(duì)真實(shí)硬件功能與性能的評(píng)估與探索。

硬件模擬器:對(duì)接編譯器，功能完整的計(jì)算單元模塊，模擬存算一體SoC工作過(guò)程中的數(shù)據(jù)信號(hào)與控制信號(hào)變化情況。

研究進(jìn)展

吳華強(qiáng)教授分享了清華大學(xué)在憶阻器存算一體方面的諸多進(jìn)展：

1.國(guó)際首顆全系統(tǒng)集成的憶阻器存算一體芯片：清華大學(xué)與華為合作研發(fā)存算一體邊緣智能芯片，是國(guó)際第一個(gè)全集成芯片。芯片的成功測(cè)試和演示有力地證明了基于憶阻器存算一體架構(gòu)的可行性，130nm工藝存算一體芯片的能效相比14nm節(jié)點(diǎn)CPU提升了一個(gè)數(shù)量級(jí)，未來(lái)還有很大的提升潛力。

2.國(guó)際首款多陣列憶阻器存算一體系統(tǒng)：清華大學(xué)提出了提高系統(tǒng)精度的混合訓(xùn)練框架，完成多層卷積神經(jīng)網(wǎng)絡(luò)，能效比英偉達(dá)GPU高110倍，證明多陣列存算一體技術(shù)的可行性和能效、算力優(yōu)勢(shì)。

3.多核、可重構(gòu)的憶阻器存算一體芯片：清華大學(xué)與斯坦福大學(xué)等合作，通過(guò)軟硬件跨層次協(xié)同優(yōu)化，實(shí)現(xiàn)通用、高能效存算一體芯片。

03?總結(jié)與展望

最后，吳華強(qiáng)教授提到，基于憶阻器的存算一體變革性技術(shù)將帶來(lái)很多變化：其一，從底層器件到編譯器等層面的改變，實(shí)現(xiàn)新計(jì)算機(jī)系統(tǒng)，但不改變現(xiàn)有編程語(yǔ)言；其二，新計(jì)算系統(tǒng)能效將提高102-103倍以上，達(dá)到1POPs/W；其三，單芯片算力可以得到有效提升，達(dá)到500TOPs或者1POPs。

編輯：黃飛

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