模擬EDA自動化工具如今已經(jīng)登場

從歷史上來看，模擬設(shè)計師幾乎就像射頻（RF）設(shè)計師一樣顯得神秘和守舊。根據(jù)參與2015年國際實體設(shè)計大會（ISPD）的主講人表示，模擬設(shè)計師在多年來取得手動調(diào)整參數(shù)的豐富經(jīng)驗后，已經(jīng)熟悉如何為現(xiàn)有各種不同類型的模擬電路增加‘秘密配方’，因此，他們通常不情愿采用自動化途徑。

雖然如此，與數(shù)字設(shè)計自動化工具較勁的模擬設(shè)計自動化工具如今已經(jīng)登場了。德國羅伊特林根大學(xué)（Reutlingen University）博世研究中心電子設(shè)計自動化（EDA）部門教授Jurgen Scheible表示，一種方法是利用傳統(tǒng)由下而上的技術(shù)（標(biāo)準(zhǔn)單元）結(jié)合由上而下的自動最佳化技術(shù)設(shè)計流程。Scheible還透露，博世已在模擬設(shè)計工具自動化方面投入了大量資金，并將自動化技術(shù)已經(jīng)移交給Cadence設(shè)計系統(tǒng)公司。

“模擬電路的設(shè)計自動化進(jìn)展并不像數(shù)字電路自動化那樣明顯，”Scheible表示，“設(shè)計和產(chǎn)生模擬布局的額外工作和成本正成為IC設(shè)計中的嚴(yán)重瓶頸?！?/p>

原因在于太多的電路類型都具有必須最佳化的許多參數(shù)，甚至比一般的數(shù)字電路更多。根據(jù)Scheible表示，近來年在特定類型的電路上已有進(jìn)展，但在模擬電路設(shè)計趕上數(shù)字EDA之前，還需要進(jìn)行大量工作。在這次ISPD上，Scheible介紹了他開發(fā)的兩種技術(shù)──‘連續(xù)設(shè)計流程’和‘由下而上結(jié)合由上而下’的設(shè)計流程；相關(guān)技術(shù)已經(jīng)移交給Cadence了。

目前典型的模擬電路設(shè)計流程是可反復(fù)的，即布局、布線和元件生成后可不斷地重復(fù)這些步驟，直到滿足所有的電路規(guī)格要求。但Scheible建議采用連續(xù)的設(shè)計流程，首先以符號規(guī)劃初步的布局，接著調(diào)整實際的實體參數(shù)著手更細(xì)部的作業(yè)，直到產(chǎn)生具體的實體設(shè)計。

另一種方法是同時使用由下而上和由上而下的技術(shù)，直到兩種技術(shù)在中間相遇——對于現(xiàn)代模擬設(shè)計來說，這是一種更優(yōu)質(zhì)的設(shè)計流程。不過，Scheible認(rèn) 為它面臨一個兩難困境：以速度衡量的由上而下最佳化算法的效率通常與電路的準(zhǔn)確度成反比。為了解決這個問題，模擬設(shè)計師應(yīng)該從參數(shù)化的單元 （PCell）開始，因為其優(yōu)點已在先前的設(shè)計中得到驗證了。透過協(xié)調(diào)實體布局設(shè)計師采用由下而上的途徑（從PCell開始）和電路設(shè)計師由上而下調(diào)整 PCell參數(shù)的計劃，可以使二者更精確地在中間相遇，從而實現(xiàn)滿足電路規(guī)范要求的最優(yōu)設(shè)計。

模擬設(shè)計師精神

伊利諾大學(xué)教授Rob Rutenbar認(rèn)為，模擬設(shè)計師并不情愿采用這些自動化方法，包括從最早的模擬設(shè)計工具開始，并且在Scheible先前所述的技術(shù)時達(dá)到頂峰。剛開始時只有‘以IC為重點的開源模擬程式’（Spice）。

“實現(xiàn)模擬的Spice回圈可能需要花費數(shù)周的時間，使用分析建模工具提高精確度還要花上數(shù)月?！盧utenbar表示，“在那之后，數(shù)字自動化工具已經(jīng)解決了這些問題，但為什么模擬部份仍未‘解決’呢？”

Rutenbar指出，對于模擬設(shè)計師來說，從那以后EDA工具所做的正確事情就是增加最佳化的自動化、增加關(guān)鍵的IP合成、在相同設(shè)計流程中增加嵌入式 工具，并采取分而治之的方法。遺憾的是，它漏掉了工程師如何進(jìn)行實際布局的正確使用模型──換句話說，就是‘秘方’的自動化。

最佳化、約束管理和統(tǒng)計中心工具很早就實現(xiàn)自動化了，而且廣受模擬設(shè)計師的接納。然而，模擬工程師仍然不愿意使用自動化布局工具，因為他們掌握著應(yīng)該如何進(jìn)行布局的秘訣。

“工程師不想用自動化布局工具，原因涉及其中存在一種作為正確性替代品的審美觀，”但Rutenbar強調(diào)，“利用布局美學(xué)在于確保電路能夠正常工作，因為他們過去搭建過類似的電路，而且證明可順利地作業(yè)?！?/p>

Rutenbar認(rèn)為，工程師必須接受自動化布局工具，特別是針對未來的先進(jìn)節(jié)點SoC。舉例來說，當(dāng)今的分離式模擬電路很便宜，因為它們使用的設(shè)計規(guī)則可能比數(shù)字制程中最先進(jìn)的技術(shù)節(jié)點更落后五代之多。

然而，對于整合混合訊號電路的未來SoC來說，模擬設(shè)計師必須學(xué)會如何在14nm、10nm、7nm甚至5nm節(jié)點時打造性能卓越的模擬功能。他們還必須 開始設(shè)計模擬FinFET。使用模擬FinFET的模擬工程師所面臨的最大問題在于導(dǎo)致嚴(yán)重直流（DC）壓降的電遷移、訊號與電源布線以及電源電路的自發(fā) 熱，而這些問題都可以透過使用自動化布局工具加以解決。