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UVM是一個以SystemVerilog類庫為主體的驗證平臺開發(fā)框架，驗證工程師可以利用其可重用組件構(gòu)建具有標準化層次結(jié)構(gòu)和接口的功能驗證環(huán)境。

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uvm技術(shù)

管理test case結(jié)束機制介紹

UVM中每個phase都有一個內(nèi)置的objection ，為components和objects提供了同步方法，指示何時可以安全地結(jié)束這個phase， ...

2023-06-11 標簽：仿真器 UVM 648 0

聊一聊所謂的Objection機制

Objection是UVM框架中用來同步不同組件的相同phase，以及決定當(dāng)前測試用例什么時候結(jié)束（end-of-test）的機制，這也是用戶在拿到UV...

2023-06-09 標簽：比較器計數(shù)器 UVM 2072 0

基于UVM驗證環(huán)境開發(fā)測試流程

驗證環(huán)境用戶需要創(chuàng)建許多測試用例來驗證一個DUT的功能是否正確，驗證環(huán)境開發(fā)者應(yīng)該通過以下方式提高測試用例的開發(fā)效率

2023-06-09 標簽：UVM DUT sequence 983 0

UVM中的uvm_do宏簡析

uvm_do宏及其變體提供了創(chuàng)建、隨機化和發(fā)送transaction items或者sequence的方法。

2023-06-09 標簽：UVM sequence 5020 0

UVM driver和sequencer的通信

sequencer生成激勵數(shù)據(jù)，并將其傳遞給driver執(zhí)行。UVM類庫提供了uvm_sequencer基類，其參數(shù)為request和response數(shù)據(jù)類型。

2023-06-07 標簽：UVM TLM sequence 1697 0

把DUT的配置傳遞給UVM參考模型的步驟

定義一個配置對象：首先，需要定義一個包含DUT配置的UVM配置對象。這個對象通常會包含被測設(shè)備的所有可配置參數(shù)。

2023-06-06 標簽：UVM DUT MCU芯片 753 0

UVM里的6個常見參數(shù)介紹分析

UVM預(yù)先定義了六個詳細程度; UVM_NONE到UVM_DEBUG。這些級別只不過是整數(shù)枚舉值

2023-06-06 標簽：UVM 4419 0

Easier UVM Code Generator Part 4:生成層次化的驗證環(huán)境

本文使用Easier UVM Code Generator生成包含多個agent和interface的uvm驗證環(huán)境。

2023-06-06 標簽：UVM 生成器 CLK 1169 0

如何在生成的代碼中使用UVM Register Layer？

寄存器模型一般可以使用工具生成或者從頭開始編寫

2023-06-05 標簽：寄存器 UVM 生成器 732 0

創(chuàng)建Environment類

uvm environment 類是一個包含多個可重用的驗證組件的類，它定義了測試用例所需的驗證組件的配置。

2023-06-04 標簽：UVM 485 0

創(chuàng)建agent的步驟

agent（如下圖）實例化并使用TLM連接driver、monitor和sequencer。

2023-06-01 標簽：UVM TLM DUT 836 0

創(chuàng)建UVM Driver

Driver的作用是從sequencer中獲得數(shù)據(jù)項，按照接口協(xié)議將數(shù)據(jù)項驅(qū)動到總線上。UVM類庫提供了uvm_driver基類，所有的Driver類都...

2023-05-30 標簽：driver UVM TLM 807 0

創(chuàng)建UVM Driver的步驟

Driver的作用是從sequencer中獲得數(shù)據(jù)項，按照接口協(xié)議將數(shù)據(jù)項驅(qū)動到總線上。

2023-05-30 標簽：UVM TLM DUT 1024 0

UVM驗證環(huán)境開發(fā)之建模激勵數(shù)據(jù)

作為DUT的激勵對象。

2023-05-29 標簽：函數(shù)UVM 驗證 797 0

層次化的UVM TLM連接

TLM接口的使用將驗證環(huán)境中的每個組件與其他組件隔離。驗證環(huán)境實例化一個組件，并完成其ports/exports的連接，不需要進一步了解驗證組件具體的實現(xiàn)。

2023-05-29 標簽：接口封裝 UVM 657 0

參數(shù)化接口和可重用VIP：第一部分

基于SystemVerilog的驗證引入了接口的概念來表示設(shè)計模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個命名的信號束，...

2023-05-29 標簽：接口 Verilog UVM 698 0

簡化UVM寄存器模型的使用

當(dāng)我開始使用 UVM RAL 時，我無法理解 UVM 基類庫對更新所需值和鏡像值寄存器的值有什么看法。我還認為，所使用的術(shù)語沒有準確反映其意圖。花了一些...

2023-05-29 標簽：寄存器 API UVM 1258 0

驗證IP用戶的期望：事務(wù)建模

在開發(fā)和使用驗證IP中都發(fā)揮了作用，我認為交易類是VIP中最重要的組成部分。事務(wù)類的質(zhì)量定義了 VIP 的質(zhì)量。無論是UVM還是任何其他方法，決定交易類...

2023-05-29 標簽：IP UVM AXI 455 0

UVM中的可重用序列

眾所周知，序列由幾個數(shù)據(jù)項組成，它們共同構(gòu)成了一個有趣的場景。序列可以是分層的，從而創(chuàng)建更復(fù)雜的方案。在最簡單的形式中，序列應(yīng)該是 uvm_sequen...

2023-05-29 標簽：usb IP UVM 686 0

UVM中的虛擬序列：為什么，如何？

大多數(shù)UVM測試平臺由可重復(fù)使用的驗證組件組成，除非我們正在對像MIPI-CSI這樣的簡單協(xié)議進行塊級驗證?？紤]驗證簡單協(xié)議的場景;在這種情況下，我們可...

2023-05-29 標簽：UVM MIPI 音序器 808 0

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　　SDK一般指軟件開發(fā)工具包，軟件開發(fā)工具包一般都是一些軟件工程師為特定的軟件包、軟件框架、硬件平臺、操作系統(tǒng)等建立應(yīng)用軟件時的開發(fā)工具的集合。軟件開發(fā)工具廣義上指輔助開發(fā)某一類軟件的相關(guān)文檔、范例和工具的集合。
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