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FSM狀態(tài)機序列檢測的方法

為valid有效信號，檢測到時輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個“1101”，

2023-06-26 標簽：RTL狀態(tài)機fsm 2047 0

數字IC前端設計流程及工具

以門級網表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標簽：IC設計RTLDFT 2039 0

Vivado仿真器和代碼覆蓋率簡析

編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分，最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據最終應用程序，驗證可能非常簡單，也可能非常復雜，簡單的話只...

2023-08-03 標簽：仿真器RTLVivado 2018 0

介紹3個時序優(yōu)化的RTL改動及其中Formal SEC的角色

對于這種pipe個數變化，但是端到端功能不變的修改，同樣可以使用sequential FEC來進行等價性比對。只不過有所區(qū)別的是，需要指定比對是late...

2022-08-09 標簽：寄存器RTL數字IC 2005 0

多路選擇器設計

組合邏輯電路的輸出信號只與當前時刻的輸入信號有關，與其他時刻的輸入狀態(tài)無關，無存儲電路或反饋電路。

2023-05-22 標簽：led燈RTL組合邏輯電路 1995 0

談談復位那些事

復位信號幾乎是除了時鐘信號外最常用的信號了，幾乎所有數字系統(tǒng)在上電的時候都會進行復位，這樣才能保持設計者確定該系統(tǒng)的系統(tǒng)模式的狀態(tài)，以便于更好的進行電子...

2023-06-02 標簽：反相器RTL觸發(fā)器 1994 0

clock-gating的綜合實現(xiàn)

在ASIC設計中，項目會期望設計將代碼寫成clk-gating風格，以便于DC綜合時將寄存器綜合成clk-gating結構，其目的是為了降低翻轉功耗。

2023-09-04 標簽：寄存器IC設計ASIC設計 1891 0

Verilog狀態(tài)機的類型

有限狀態(tài)機（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉移和動作等行為的數學模型。

2023-06-01 標簽：VerilogRTL有限狀態(tài)機 1882 0

FPGA原型平臺門控時鐘自動轉換

現(xiàn)代FPGA綜合工具會自動執(zhí)行門控時鐘轉換，而無需更改RTL代碼中的設計，然而，我們可能需要適當地手動指導綜合工具執(zhí)行門控時鐘變換。

2023-05-23 標簽：時鐘緩沖器SoC設計RTL 1879 0

用于AM/FM、ISM頻段、LoRa傳輸以及衛(wèi)星追蹤的RTL-SDR簡介

傳統(tǒng)上來說，無線電接收機僅包含硬件組件，如濾波器、放大器、調制器和解調器等等。從最基本的層面來說，所有這些組件的工作方式都是對一個模擬信號執(zhí)行各種數學運...

2023-02-23 標簽：SDR衛(wèi)星ISM 1872 0

從可綜合的RTL代碼的角度聊聊interface

SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

2023-10-12 標簽：RTLUVMInterface 1831 0

低功耗設計基礎：Clock Gating

大多數低功耗設計手法在嚴格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標簽：寄存器EDA工具RTL 1812 0