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      rtl

      rtl

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      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

      文章：350個(gè) 瀏覽：60186次 帖子：96個(gè)

      rtl技術(shù)

      為什么格雷碼可以輔助解決多bit跨時(shí)鐘域的問題?？求解

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      單bit通過兩級(jí)同步打拍可以有效的解決亞穩(wěn)態(tài)問題。

      2024-03-08 標(biāo)簽：二進(jìn)制fifoRTL 1524 0

      談?wù)剮追N芯片設(shè)計(jì)增加代碼復(fù)用性的方法

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      很多芯片在設(shè)計(jì)之初，就已經(jīng)考慮如何增加代碼的復(fù)用性，盡量減少工作量，降低錯(cuò)誤概率。

      2023-09-12 標(biāo)簽：fpga加速器芯片設(shè)計(jì) 1510 0

      RTL表達(dá)式和運(yùn)算符

      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

      2022-11-03 標(biāo)簽：硬件編程RTL 1507 0

      PCIe 5.0驗(yàn)證實(shí)戰(zhàn)，經(jīng)常遇到的那些問題？

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      PCIe 5.0是當(dāng)前最新的PCI Express規(guī)范，提供了更高的數(shù)據(jù)傳輸速率和更大的帶寬。

      2023-10-27 標(biāo)簽：控制器寄存器RTL 1502 0

      用于解碼器IP設(shè)計(jì)和合規(guī)性驗(yàn)證的比特流和軟件工具鏈DVK

      DVK是用于解碼器IP設(shè)計(jì)和合規(guī)性驗(yàn)證的比特流和軟件工具鏈。它是芯片RTL設(shè)計(jì)、目標(biāo)設(shè)備集成（如智能手機(jī)、智能電視、機(jī)頂盒）、發(fā)貨給客戶前的軟件堆棧驗(yàn)證...

      2022-10-08 標(biāo)簽：解碼器編碼器RTL 1497 0

      如何使用SystemC做RTL和C/C++的聯(lián)合仿真呢？

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      當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

      2023-12-13 標(biāo)簽：VHDL語(yǔ)言RTLC++語(yǔ)言 1495 0

      條件（三元）運(yùn)算符

      條件（三元）運(yùn)算符

      RTL建模中廣泛使用的運(yùn)算符是條件運(yùn)算符，也稱為三元運(yùn)算符，該運(yùn)算符用于在兩個(gè)表達(dá)式之間進(jìn)行選擇——表5-2列出了用于表示條件運(yùn)算符的重點(diǎn)。

      2023-02-09 標(biāo)簽：建模RTL運(yùn)算符 1493 0

      電阻-晶體管耦合邏輯電路圖分析

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      RTL電路的基本工作原理是：晶體管的基極、發(fā)射極和集電極分別與輸入信號(hào)源、負(fù)載電阻和電源連接。通過確定輸入和輸出的阻抗，并選擇合適的電容和電阻來(lái)實(shí)現(xiàn)阻抗...

      2024-03-15 標(biāo)簽：電阻邏輯電路晶體管 1487 0

      如何使用display提高debug效率呢？

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      在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯(cuò)誤，在RTL級(jí)的仿真中能夠快...

      2023-08-27 標(biāo)簽：芯片設(shè)計(jì)仿真器RTL 1482 0

      FPGA設(shè)計(jì)的IP和算法應(yīng)用綜述

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      IP(Intelligent Property) 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可...

      2024-03-07 標(biāo)簽：FPGA設(shè)計(jì)寄存器EDA工具 1472 0

      關(guān)于數(shù)字硬件建模SystemVerilog

      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。

      2022-09-01 標(biāo)簽：硬件RTL編譯器 1472 0

      RTL表達(dá)式和運(yùn)算符

      決策語(yǔ)句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號(hào)的當(dāng)前值分支到特定語(yǔ)句。SystemVerilog有兩個(gè)主要的決策語(yǔ)...

      2022-10-21 標(biāo)簽：硬件編碼RTL 1451 0

      SoC設(shè)計(jì)的IO PAD怎么移植到FPGA原型驗(yàn)證

      FPGA原型驗(yàn)證系統(tǒng)要盡可能多的復(fù)用SoC相關(guān)的模塊，這樣才是復(fù)刻SoC原型的意義所在。

      2023-04-19 標(biāo)簽：fpgaasicSoC設(shè)計(jì) 1438 0

      ASIC物理設(shè)計(jì)流程概述

      ASIC物理設(shè)計(jì)流程概述

      Physical design是將電路描述（circuit description）轉(zhuǎn)化成物理版圖（physical layout）的過程。

      2023-05-23 標(biāo)簽：RTLSTDASIC技術(shù) 1433 0

      為什么SoC驗(yàn)證一定需要FPGA原型驗(yàn)證呢？？

      在現(xiàn)代SoC芯片驗(yàn)證過程中，不可避免的都會(huì)使用FPGA原型驗(yàn)證，或許原型驗(yàn)證一詞對(duì)你而言非常新鮮，但是FPGA上板驗(yàn)證應(yīng)該是非常熟悉的場(chǎng)景了。

      2023-03-28 標(biāo)簽：fpgaHDMIsoc 1432 0

      FPGA原型驗(yàn)證系統(tǒng)的時(shí)鐘門控

      門控時(shí)鐘是一種在系統(tǒng)不需要?jiǎng)幼鲿r(shí)，關(guān)閉特定塊的時(shí)鐘的方法，目前很多低功耗SoC設(shè)計(jì)都將其用作節(jié)省動(dòng)態(tài)功率的有效技術(shù)。

      2023-04-20 標(biāo)簽：SoC設(shè)計(jì)RTL門控時(shí)鐘 1419 0

      我們?cè)撊绾螒?yīng)對(duì)SOC中越來(lái)越龐大和復(fù)雜的SDC約束？

      我們?cè)撊绾螒?yīng)對(duì)SOC中越來(lái)越龐大和復(fù)雜的SDC約束？

      SOC設(shè)計(jì)變得越來(lái)越復(fù)雜，成本越來(lái)越高，設(shè)計(jì)和驗(yàn)證也越來(lái)越困難。

      2024-03-13 標(biāo)簽：EDA工具SoC設(shè)計(jì)信號(hào)完整性 1417 0

      Formal Verify形式驗(yàn)證的流程概述

      Formal Verify形式驗(yàn)證的流程概述

      Formal Verify，即形式驗(yàn)證，主要思想是通過使用數(shù)學(xué)證明的方式來(lái)驗(yàn)證一個(gè)修改后的設(shè)計(jì)和它原始的設(shè)計(jì)，在功能上是否等價(jià)。

      2023-09-15 標(biāo)簽：RTL形式驗(yàn)證SPEC 1417 0

      基于FPGA開發(fā)板點(diǎn)亮LED燈

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      設(shè)計(jì)規(guī)劃--波形繪制--編寫代碼--代碼編譯--編寫testbench--對(duì)比波形--綁定管腳--全編譯--上板驗(yàn)證

      2023-05-22 標(biāo)簽：led燈時(shí)序電路RTL 1404 0

      簡(jiǎn)述Vivado中的Elaborate的作用

      簡(jiǎn)述Vivado中的Elaborate的作用

      在Vivado的界面中，有個(gè)RTL ANALYSIS->Open Elaborated Design的選項(xiàng)，可能很多工程師都沒有使用過。因?yàn)榇蠹一?..

      2023-05-05 標(biāo)簽：RTLdesignVivado 1402 0

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