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如何優(yōu)化FPGA HLS設(shè)計(jì)呢？

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計(jì)性能。

2023-10-30 標(biāo)簽：arm濾波器FPGA設(shè)計(jì) 1056 0

優(yōu)化FPGA HLS設(shè)計(jì)

用工具用 C 生成 RTL 的代碼基本不可讀。以下是如何在不更改任何 RTL 的情況下提高設(shè)計(jì)性能。

2023-10-30 標(biāo)簽：fpga濾波器RTL 710 0

Arm使用PowerPro的輸入限定方法

隨著 SoC 設(shè)計(jì)的復(fù)雜性與日俱增，SoC 的系統(tǒng)級(jí)功耗估算的重要性顯著提高。系統(tǒng)級(jí) RTL 功耗分析有助于在設(shè)計(jì)階段的早期確定最壞情況下的系統(tǒng)功耗方案...

2023-10-28 標(biāo)簽：armsocSoC設(shè)計(jì) 553 0

PCIe 5.0驗(yàn)證實(shí)戰(zhàn)，經(jīng)常遇到的那些問(wèn)題？

PCIe 5.0是當(dāng)前最新的PCI Express規(guī)范，提供了更高的數(shù)據(jù)傳輸速率和更大的帶寬。

2023-10-27 標(biāo)簽：控制器寄存器RTL 1151 0

SV線(xiàn)程的使用和控制

module (模塊）作為SV從Verilog繼承過(guò)來(lái)的概念，自然地保持了它的特點(diǎn)除了作為RTL模型的外殼包裝和實(shí)現(xiàn)硬件行為， 在更高層的集成層面，模塊...

2023-10-21 標(biāo)簽：Verilog時(shí)鐘RTL 871 0

你想自己設(shè)計(jì)一個(gè)FPGA IP嗎！

開(kāi)發(fā)和驗(yàn)證 FPGA IP 不僅僅是編寫(xiě) HDL，而是需要更多的思考。讓我們來(lái)看看如何做吧！

2023-10-16 標(biāo)簽：fpga寄存器IP 883 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險(xiǎn)、節(jié)省時(shí)間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計(jì)RTLTLM 924 0

從可綜合的RTL代碼的角度聊聊interface

SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

2023-10-12 標(biāo)簽：RTLUVMInterface 1830 0

仿真測(cè)試2：全加器（模塊調(diào)用）

做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；

2023-10-10 標(biāo)簽：仿真器RTL全加器 791 0

仿真測(cè)試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個(gè)整體的概念；方便以后模塊調(diào)用；

2023-10-10 標(biāo)簽：EDA工具仿真器RTL 1563 0

Questasim與Visualizer的livesim仿真如何啟動(dòng)呢？

Live-Simulation (live-sim)模式允許Visualizer調(diào)試環(huán)境與Questasim進(jìn)行交互操作，此模式將Visualizer ...

2023-10-10 標(biāo)簽：仿真器RTLGUI 639 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)—計(jì)數(shù)器

在數(shù)字系統(tǒng)中，使用得最多的時(shí)序電路差不多就是計(jì)數(shù)器了。計(jì)數(shù)器不僅能夠用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖、產(chǎn)生脈沖序列以及進(jìn)行數(shù)字運(yùn)算等等。

2023-10-09 標(biāo)簽：計(jì)數(shù)器時(shí)序電路RTL 1387 0

JK觸發(fā)器與T觸發(fā)器的Verilog代碼實(shí)現(xiàn)和RTL電路實(shí)現(xiàn)

JK 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

2023-10-09 標(biāo)簽：RTLJK觸發(fā)器觸發(fā)器 4856 0

D觸發(fā)器與Latch鎖存器電路設(shè)計(jì)

D觸發(fā)器，是時(shí)序邏輯電路中必備的一個(gè)基本單元，學(xué)好 D 觸發(fā)器，是學(xué)好時(shí)序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構(gòu)成數(shù)字電路組合、時(shí)序邏輯的基礎(chǔ)。

2023-10-09 標(biāo)簽：鎖存器RTLD觸發(fā)器 3522 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（5）譯碼器

前面講完了編碼器，其實(shí)不知不覺(jué)地，也順便把譯碼器也講了，畢竟，二者是一個(gè)相反操作的過(guò)程，類(lèi)似于加減，前進(jìn)與后退，調(diào)制與解調(diào)，F(xiàn)FT 和 IFFT 等等。

2023-10-09 標(biāo)簽：二進(jìn)制LED驅(qū)動(dòng)譯碼器 2095 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（4）編碼器

在近代戰(zhàn)爭(zhēng)中，軍事信息傳遞，例如通過(guò)發(fā)電報(bào)的方式，電報(bào)信息難免被敵方截獲，而我們又不得不通過(guò)發(fā)電報(bào)傳輸信息（喲，都近代了，就別飛鴿傳書(shū)了），所以發(fā)送方需...

2023-10-09 標(biāo)簽：編碼器RTLLUT 2461 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（3）選擇器

在數(shù)字信號(hào)的傳輸過(guò)程中，有時(shí)需要從一組輸入數(shù)據(jù)中選出某一個(gè)來(lái)，比如輸入有 “A、B、C、D” 四個(gè)數(shù)據(jù)，那么我們想要哪個(gè)字母輸出，就可以設(shè)置哪個(gè)字母輸出

2023-10-09 標(biāo)簽：邏輯電路RTL數(shù)據(jù)選擇器 3776 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（2）比較器

在數(shù)字系統(tǒng)中，總是需要對(duì)一些數(shù)據(jù)進(jìn)行比較，比較兩個(gè)數(shù)值甚至多個(gè)數(shù)值的大小，然后進(jìn)行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應(yīng)運(yùn)而生。

2023-10-09 標(biāo)簽：邏輯電路比較器二進(jìn)制 3332 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（1）加法器

加法器是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 標(biāo)簽：加法器RTL半加器 2544 0