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VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀80年代在美國國防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語言的出現(xiàn)。
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀80年代在美國國防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語言的出現(xiàn)。1987 年底，VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。
VHDL 的英文全名是VHSIC Hardware Description Language（VHSIC硬件描述語言）。VHSIC是Very High Speed Integrated Circuit的縮寫，是20世紀80年代在美國國防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語言的出現(xiàn)。1987 年底，VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。
VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來，VHDL 語言主要具有以下優(yōu)點：
?。?） VHDL 語言功能強大，設(shè)計方式多樣
VHDL 語言具有強大的語言結(jié)構(gòu)，只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時，它還具有多層次的電路設(shè)計描述功能。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL 語言設(shè)計方法靈活多樣，既支持自頂向下的設(shè)計方式，也支持自底向上的設(shè)計方法； 既支持模塊化設(shè)計方法，也支持層次化設(shè)計方法。
（2） VHDL 語言具有強大的硬件描述能力
VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。
?。?） VHDL 語言具有很強的移植能力
VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。
?。?） VHDL 語言的設(shè)計描述與器件無關(guān)
采用 VHDL 語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化，而不需要考慮其他的問題。當硬件電路的設(shè)計描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。
?。?） VHDL 語言程序易于共享和復(fù)用
VHDL 語言采用基于庫 （ library） 的設(shè)計方法。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計中進行復(fù)用。
由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言，因此它可以使設(shè)計成果在設(shè)計人員之間方便地進行交流和共享，從而減小硬件電路設(shè)計的工作量，縮短開發(fā)周期。
Verilog和VHDL之間的區(qū)別將在本文中通過示例進行詳細說明。對優(yōu)點和缺點的Verilog和VHDL進行了討論。
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