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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>視頻技術(shù)論文>適用于H.264視頻解碼器的VLD設(shè)計(jì)

      適用于H.264視頻解碼器的VLD設(shè)計(jì)

      2009-12-02 | rar | 223 | 次下載 | 5積分

      資料介紹

      設(shè)計(jì)了一種適合于H.264 的變字長(zhǎng)解碼器根據(jù)碼流特點(diǎn)進(jìn)行模塊劃分減少硬件開(kāi)銷采用并行結(jié)構(gòu)解NAL 包解碼效率高采用了桶形移位器進(jìn)行并行解碼每個(gè)時(shí)鐘解一個(gè)碼字采用Verilog 語(yǔ)言進(jìn)行設(shè)計(jì)仿真并通過(guò)了FPGA 驗(yàn)證可以在FPGA 上實(shí)時(shí)解碼標(biāo)準(zhǔn)清晰度的H.264 視頻用0.18mm CMOS 工藝庫(kù)作綜合電路規(guī)模為1.6 萬(wàn)門(mén)左右最高頻率能夠達(dá)到150MHz
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