數(shù)字集成電路設(shè)計(jì)入門的Verilog詳細(xì)中文資料概述

　　? 介紹Verilog HDL， 內(nèi)容包括：

　　– Verilog應(yīng)用

　　– Verilog語言的構(gòu)成元素

　　– 結(jié)構(gòu)級(jí)描述及仿真

　　– 行為級(jí)描述及仿真

　　– 延時(shí)的特點(diǎn)及說明

　　– 介紹Verilog testbench

　　? 激勵(lì)和控制和描述

　　? 結(jié)果的產(chǎn)生及驗(yàn)證

　　– 任務(wù)task及函數(shù)function

　　– 用戶定義的基本單元（primitive） – 可綜合的Verilog描述風(fēng)格

　　? 介紹Cadence Verilog仿真器， 內(nèi)容包括：

　　– 設(shè)計(jì)的編譯及仿真

　　– 源庫(kù)（source libraries）的使用

　　– 用Verilog-XL命令行界面進(jìn)行調(diào)試

　　– 用NC Verilog Tcl界面進(jìn)行調(diào)試

　　– 圖形用戶界面（GUI）調(diào)試

　　– 延時(shí)的計(jì)算及反標(biāo)注（annotation）

　　– 性能仿真描述

　　– 如何使用NC Verilog仿真器進(jìn)行編譯及仿真

　　– 如何將設(shè)計(jì)環(huán)境傳送給NC Verilog

　　– 周期（cycle）仿真

　　? 邏輯綜合的介紹

　　– 簡(jiǎn)介

　　– 設(shè)計(jì)對(duì)象

　　– 靜態(tài)時(shí)序分析 （STA）

　　– design analyzer環(huán)境

　　– 可綜合的HDL編碼風(fēng)格

　　? 可綜合的Verilog HDL

　　– Verilog HDL中的一些竅門

　　– Designware 庫(kù)

　　– 綜合劃分

　　? 實(shí)驗(yàn) （1）

　　? 設(shè)計(jì)約束（ Constraint）

　　– 設(shè)置設(shè)計(jì)環(huán)境

　　– 設(shè)置設(shè)計(jì)約束

　　? 設(shè)計(jì)優(yōu)化

　　– 設(shè)計(jì)編譯

　　– FSM的優(yōu)化

　　? 產(chǎn)生并分析報(bào)告

　　? 實(shí)驗(yàn) （2）

　　? 自動(dòng)布局布線工具（Silicon Ensemble）簡(jiǎn)介

　　Verilog既是一種行為描述的語言也是一種結(jié)構(gòu)描述語言。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別包括：