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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何實(shí)現(xiàn)FPGA門(mén)延時(shí)的方案詳細(xì)說(shuō)明

      如何實(shí)現(xiàn)FPGA門(mén)延時(shí)的方案詳細(xì)說(shuō)明

      2021-01-26 | rar | 0.66 MB | 次下載 | 免費(fèi)

      資料介紹

      　　通過(guò)FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）時(shí)序模型分析得出FPGA門(mén)延時(shí)的方案，綜合利用FPGA各種布局布線EDA工具，摸索出一套人工干預(yù)FPGA布局布線的方法，使FPGA門(mén)延時(shí)能夠有效地用于時(shí)序調(diào)整，調(diào)整精度可達(dá)到納秒級(jí)。該方法具有不增加任何額外器件，成本低、高效方便的特點(diǎn)。

      　　在開(kāi)發(fā)CCD時(shí)序過(guò)程中發(fā)現(xiàn)CCD的兩相電荷轉(zhuǎn)移時(shí)序與CCD電荷轉(zhuǎn)移效率密切相關(guān)，直接影響CCD最后輸出信號(hào)的品質(zhì)。但另一方面從FleA（現(xiàn)場(chǎng)可編程門(mén)陣列）產(chǎn)生信號(hào)到焦面，其間往往要經(jīng)過(guò)傳輸、放大、驅(qū)動(dòng)等多個(gè)環(huán)節(jié)，不町避免地對(duì)時(shí)序產(chǎn)生延遲，導(dǎo)致信號(hào)品質(zhì)下降。為了消除這些偏差，通常需要將相位進(jìn)行1～10ns的調(diào)整，需要200MHz以上時(shí)鐘；但為r控制高頻干擾，一般會(huì)限制高頻信號(hào)通過(guò)，由此引入固定門(mén)對(duì)信號(hào)進(jìn)行調(diào)整。本文闡述了一種使用FPGA內(nèi)部門(mén)的固定延時(shí)進(jìn)行時(shí)序調(diào)整的方法，該方法不需要額外的硬件支持，只需通過(guò)FPGA軟件對(duì)FPGA的綜合、布局、布線的過(guò)程加以干預(yù)就可以實(shí)現(xiàn)。

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