IIC總線的FPGA實(shí)現(xiàn)說明

一、摘要

DE2_TV中，有關(guān)于寄存器的配置的部分，采用的方法是通過IIC的功能，這里對IIC總線的FPGA實(shí)現(xiàn)做個說明。

二、實(shí)驗平臺

軟件平臺：ModelSim-Altera 6.4a (Quartus II 9.0)

硬件平臺：DIY_DE2

三、實(shí)驗原理

1、IIC總線器件工作原理

在IIC總線上傳送信息時的時鐘同步信號是由掛接在SCL時鐘線上的所有器件的邏輯“與”完成的。SCL線上由高電平到低電平的跳變將影響到這些器件，一旦某個器件的時鐘信號變?yōu)榈碗娖?，將使SCL線上所有器件開始并保護(hù)低電平期。此時，低電平周期短的器件的時鐘由低至高的跳變并不影響SCL線的狀態(tài)，這些器件將進(jìn)入高電平等待的狀態(tài)。

當(dāng)所有器件的時鐘信號都變?yōu)楦唠娖綍r，低電平期結(jié)束，SCL線被釋放返回高電平，即所有的器件都同時開始它們的高電平期。其后，第一個結(jié)束高電平期的器件又將SCL線拉成低電平。這樣就在SCL線上產(chǎn)生一個同步時鐘?？梢?，時鐘低電平時間由時鐘低電平期最長的器件決定，而時鐘高電平時間由時鐘高電平期最短的器件決定。

IIC總線上數(shù)據(jù)的傳輸速率在標(biāo)準(zhǔn)模式下可達(dá)100kbit/s 在快速模式下可達(dá)400kbit/s 在高速模式下可達(dá)3.4Mbit/s ，連接到總線的接口數(shù)量只由總線電容是400pF 的限制決定。

2、IIC總線的傳輸協(xié)議與數(shù)據(jù)傳送時序

（1）起始和停止條件

在數(shù)據(jù)傳送過程中，必須確認(rèn)數(shù)據(jù)傳送的開始和結(jié)束。在IIC總線技術(shù)規(guī)范中，開始和結(jié)束信號（也稱啟動和停止信號）的定義如圖1所示。

圖1起始和停止信號圖

開始信號：當(dāng)時鐘總線SCL為高電平時，數(shù)據(jù)線SDA由高電平向低電平跳變，開始傳送數(shù)據(jù)。

結(jié)束信號：當(dāng)SCL線為高電平時，SDA線從低電平向高電平跳變，結(jié)束傳送數(shù)據(jù)。

開始和結(jié)束信號都是由主器件產(chǎn)生。在開始信號以后，總線即被認(rèn)為處于忙狀態(tài)，其它器件不能再產(chǎn)生開始信號。主器件在結(jié)束信號以后退出主器件角色，經(jīng)過一段時間過，總線被認(rèn)為是空閑的。（2）數(shù)據(jù)格式

IIC總線數(shù)據(jù)傳送采用時鐘脈沖逐位串行傳送方式，在SCL的低電平期間，SDA線上高、低電平能變化，在高電平期間，SDA上數(shù)據(jù)必須保護(hù)穩(wěn)定，以便接收器采樣接收，時序如圖2所示。

圖2 數(shù)據(jù)傳送時序圖

IIC總線發(fā)送器送到SDA線上的每個字節(jié)必須為8位長，傳送時高位在前，低位在后。與之對應(yīng)，主器件在SCL線上產(chǎn)生8個脈沖；第9個脈沖低電平期間，發(fā)送器釋放SDA線，接收器把SDA線拉低，以給出一個接收確認(rèn)位；第9個脈沖高電平期間，發(fā)送器收到這個確認(rèn)位然后開始下一字節(jié)的傳送，下一個字節(jié)的第一個脈沖低電平期間接收器釋放SDA。每個字節(jié)需要9個脈沖，每次傳送的字節(jié)數(shù)是不受限制的。

IIC總線的數(shù)據(jù)傳送格式是在IIC總線開始信號后，送出的第一字節(jié)數(shù)據(jù)是用來選擇從器件地址的，其中前7位為地址碼，第8位為方向位（R/W）。方向位為“0”表示發(fā)送，即主器件把信息寫到所選擇的從器件中；方向位為“1”表示主器件將從從器件讀信息。格式如下：

開始信號后，系統(tǒng)中的各個器件將自己的地址和主器件送到總線上的地址進(jìn)行比較，如果與主器件發(fā)送到總線上的地址一致，則該器件即被主器件尋址的器件，其接收信息還是發(fā)送信息則由第8位（R/W）決定。發(fā)送完第一個字節(jié)后再開始發(fā)數(shù)據(jù)信號。（3）響應(yīng)

數(shù)據(jù)傳輸必須帶響應(yīng)。相關(guān)的響應(yīng)時鐘脈沖由主機(jī)產(chǎn)生，當(dāng)主器件發(fā)送完一字節(jié)的數(shù)據(jù)后，接著發(fā)出對應(yīng)于SCL線上的一個時鐘（ACK）認(rèn)可位，此時鐘內(nèi)主器件釋放SDA線，一字節(jié)傳送結(jié)束，而從器件的響應(yīng)信號將SDA線拉成低電平，使SDA在該時鐘的高電平期間為穩(wěn)定的低電平。從器件的響應(yīng)信號結(jié)束后，SDA線返回高電平，進(jìn)入下一個傳送周期。

通常被尋址的接收器在接收到的每個字節(jié)后必須產(chǎn)生一個響應(yīng)。當(dāng)從機(jī)不能響應(yīng)從機(jī)地址時，從機(jī)必須使數(shù)據(jù)線保持高電平，主機(jī)然后產(chǎn)生一個停止條件終止傳輸或者產(chǎn)生重復(fù)起始條件開始新的傳輸。如果從機(jī)接收器響應(yīng)了從機(jī)地址但是在傳輸了一段時間后不能接收更多數(shù)據(jù)字節(jié)，主機(jī)必須再一次終止傳輸。這個情況用從機(jī)在第一個字節(jié)后沒有產(chǎn)生響應(yīng)來表示。從機(jī)使數(shù)據(jù)線保持高電平主機(jī)產(chǎn)生一個停止或重復(fù)起始條件。完整的數(shù)據(jù)傳送過程如圖3所示。

圖3 完整的數(shù)據(jù)傳送過程

另外，IIC總線還具有廣播呼叫地址用于尋址總線上所有器件的功能。若一個器件不需要廣播呼叫尋址中所提供的任何數(shù)據(jù)，則可以忽咯該地址不作響應(yīng)。如果該器件需要廣播呼叫尋址中按需提供的數(shù)據(jù)，則應(yīng)對地址作出響應(yīng)，其表現(xiàn)為一個接收器。

四、實(shí)驗過程

根據(jù)上述的實(shí)驗原理，對DE2_TV中的IIC部分進(jìn)行modelsim仿真。

1、IIC所需時鐘的仿真

FPGA作為IIC器件的主機(jī)，要產(chǎn)生IIC的工作時鐘，下面先對IIC所需的時鐘信號進(jìn)行仿真。

待仿真的時鐘信號程序如下：

testbench程序如下：

modelsim仿真的波形如下：

圖4 IIC內(nèi)部時鐘仿真圖

經(jīng)過計算，IIC內(nèi)部所用的時鐘頻率為40KHz。

2、IIC整體仿真

相關(guān)程序在附件中。下面是仿真波形。

圖5 IIC整體仿真波形圖

結(jié)合上述仿真波形圖和程序可以看出：

起始位：SCLK為高電平時，SDAT由高到低，指示IIC總線傳輸數(shù)據(jù)的開始；

之后，傳送一個字節(jié)的數(shù)據(jù)，即4A，為從機(jī)的地址，隨后，跟了一個高電平，為應(yīng)答位；

之后，傳送一個字節(jié)的數(shù)據(jù)，即01，為從機(jī)地址的子地址，隨后，跟了一個高電平，為應(yīng)答位；

之后，傳送一個字節(jié)的數(shù)據(jù)，即08，為上面子地址寄存器配置的數(shù)據(jù)，隨后，跟了一個高電平，為應(yīng)答位；

最后，為停止位，SCLK為高電平時，SDAT由低到高，指示該次IIC總線傳輸數(shù)據(jù)的結(jié)束。

審核編輯：湯梓紅