FPGA的時(shí)鐘資源詳細(xì)資料說(shuō)明

　　FPGA時(shí)鐘資源

　　區(qū)域（Region）：每個(gè)FPGA器件被分為多個(gè)區(qū)域，不同的型號(hào)的器件區(qū)域數(shù)量不同。

　　FPGA時(shí)鐘資源主要有三大類：時(shí)鐘管理模、時(shí)鐘IO、時(shí)鐘布線資源。

　　時(shí)鐘管理模塊：不同廠家及型號(hào)的FPGA中的時(shí)鐘管理資源會(huì)有一些差異，主要功能是對(duì)時(shí)鐘的頻率、占空比、相位等功能的管理。例如：PLL，DLL，DCM，MMCM等。

　　Clock IO：時(shí)鐘IO，F(xiàn)PGA的時(shí)鐘IO分布在不同的區(qū)域。像xilinx的時(shí)鐘IO分為MRCC（全局時(shí)鐘pin）和SRCC（局部時(shí)鐘pin）。

　　Clock Routing Source：時(shí)鐘布線資源含有時(shí)鐘線以及時(shí)鐘緩沖器，數(shù)量上會(huì)比前兩者多；含全局時(shí)鐘網(wǎng)絡(luò)（GCLK）和局部時(shí)鐘網(wǎng)絡(luò)（RCLK）的時(shí)鐘線及緩沖（BUFG，BUFR等）。

　　鎖相環(huán)架構(gòu)及工作過(guò)程

　　差錯(cuò)檢波器：當(dāng)兩個(gè)輸入信號(hào)的相位及頻率相等時(shí)，檢波器中的比較結(jié)果會(huì)處于穩(wěn)定狀態(tài)，此時(shí)誤差為常數(shù)，環(huán)路處于 “鎖定”條件。

　　環(huán)路濾波器：具有低通濾波器特性，將差錯(cuò)檢波器輸出的誤差信號(hào)進(jìn)行濾波（濾除高頻成分、噪聲以及鑒相器中包含的交流分量），并將誤差信號(hào)轉(zhuǎn)換成穩(wěn)定的直流控制信號(hào)。

　　鎖相環(huán)其實(shí)是一個(gè)閉環(huán)負(fù)反饋的相位誤差控制系統(tǒng)，環(huán)路通過(guò)比較差錯(cuò)檢波器兩個(gè)輸入信號(hào)之間的比較結(jié)果，然后通過(guò)此結(jié)果來(lái)調(diào)整壓控振蕩器輸出的信號(hào)頻率，最終達(dá)到兩個(gè)輸入信號(hào)同頻的目的，并且相位誤差處于一個(gè)穩(wěn)定的狀態(tài)。